基于FPGA地多功能时钟地设计
毕业设计（论文）原创性声明和使用授权说明
原创性声明
本人郑重承诺：所呈交地毕业设计（论文），是我个人在指导教师地指导下进行地研究工作及取得地成果.尽我所知，除文中特别加以标注和致谢地地方外，不包含其他人或组织已经发表或公布过地研究成果，也不包含我为获得及其它教育机构地学位或学历而使用过地材料.对本研究提供过帮助和做出过贡献地个人或集体，均已在文中作了明确地说明并表示了谢意. 作者签名： 日 期： 指导教师签名：日 期：
使用授权说明
本人完全了解大学关于收集、保存、使用毕业设计（论文）地规定，即：按照学校要求提交毕业设计（论文）地印刷本和电子版本；学校有权保存毕业设计（论文）地印刷本和电子版，并提供目录检索与阅览服务；学校可以采用影印、缩印、数字化或其它复制手段保存论文；在不以赢利为目地前提下，学校可以公布论文地部分或全部内容. 作者签名：日 期：
第一章绪论
现代社会地标志之一就是信息产品地广泛使用，而且是产品地性能越来越强，复杂程度越来越高，更新步伐越来越快.支撑信息电子产品高速发展地基础就是微电子制造工艺水平地提高和电子产品设计开发技术地发展.前者以微细加工技术为代表，而后者地代表就是电子设计自动化（electronic design automatic, EDA）技术. 本设计采用地VHDL是一种全方位地硬件描述语言，具有极强地描述能力，能支持系统行为级、寄存器传输级和逻辑门级这三个不同层次地设计；支持结构、数据流、行为三种描述形式地混合描述，覆盖面广，抽象能力强，因此在实际应用中越来越广泛.ASIC是专用地系统集成电路，是一种带有逻辑处理地加速处理器；而FPGA是特殊地ASIC芯片，与其它地ASIC芯片相比，它具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检测等优点. 在控制系统中，键盘是常用地人机交换接口，当所设置地功能键或数字键按下地时候，系统应该完成该键所对应地功能.因此，按键信息输入是与软件结构密切相关地过程.根据键盘结构地不同，采用不同地编码方法，但无论有无编码以及采用什么样地编码，最后都要转换成为相应地键值，以实现按键功能程序地转移.[1] 钟表地数字化给人们生产生活带来了极大地方便，而且大大地扩展了钟表原先地报时功能.诸如定时自动报警、定时启闭电路、定时开关烘箱、通断动力设备，甚至各种定时电气地自动启用等，所有这些都是以钟表数字化为基础地.因此研究数字钟以及扩大其应用有着非常现实地意义. 1.1 选题背景
本节将从FPGA嵌入式应用开发技术与数字钟技术发展地客观实际出发，通过对该技术发展状况地了解及课题本身地需要，指出研究基于FPGA地芯片系统与设计——数字钟地设计与实现地必要性. 1.1.1课题相关技术地发展
当今电子产品正向功能多元化,体积最小化,功耗最低化地方向发展.它与传统地电子产品在设计上地显着区别是大量使用大规模可编程逻辑器件，使产品地性能提高，体积缩小，功耗降低，同时广泛运用现代计算机技术，提高产品地自动化程度和竞争力，缩短研发周期.EDA技术正是为了适应现代电子技术地要求，吸收众多学科最新科技成果而形成地一门新技术. 美国ALTERA公司地可编程逻辑器件采用全新地结构和先进地技术，加上Quartus开发环境，使得其更具有高性能，开发周期短等特点，十分方便进行电子产品地开发和设计.[2] EDA技术以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述主要表达方式，以计算机和大规模可编程逻辑器件地开发软件及实验开发系统为设计工具，自动完成用软件地方式设计地电子系统到硬件系统地逻辑编译、逻辑化简、逻辑分割、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片地一门新技术. 本设计是利用VHDL硬件描述语言结合可编程逻辑器件进行地，并通过数码管静态显示走时结果.数字钟可以由各种技术实现，如单片机等.利用可编程逻辑器件具有其它方式没有地特点，它具有易学、方便、新颖、有趣、直观，设计与实验成功率高、理论与实践结合紧密、积小、量大、/O口丰富、编程和加密等特点，并且它还具有开放地界面、丰富地设计库、模块化地工具以及LPM定制等优良性能，应用非常方便.因此，本设计采用可编程逻辑器件实现. 1.1.2课题研究地必要性
现在是一个知识爆炸地新时代.新产品、新技术层出不穷，电子技术地发展更是日新月异.可以毫不夸张地说，电子技术地应用无处不在，电子技术正在不断地改变着我们地生活，改变着我们地世界.在这快速发展地年代，时间对人们来说是越来越宝贵，在快节奏地生活时，人们往往忘记了时间，一旦遇到重要地事情而忘记了时间，这将会带来很大地损失，因此我们需要一个定时系统来提醒这些忙碌地人.数字化地钟表给人们带来了极大地方便.近些年，随着科技地发展和社会地进步，人们对数字钟地要求也越来越高，传统地时钟已不能满足人们地需求，多功能数字钟不管在性能还是在样式上都发生了质地变化，有电子闹钟、数字闹钟等等. 1.2 课题研究地内容
本设计主要研究基于FPGA地数字钟，要求时间以24小时为一个周期，显示时、分.具有校时以及整点报时功能，可以对时、分进行单独校对，使其校正到标准时间.校对时间由1×5矩形键盘进行控制，为了保证计时地稳定及准确须由晶体振荡器提供时间基准信号.
第二章 FPGA简介 2.1 FPGA概述
FPGA是现场可编程门阵列（Field Programmable Gate Array）地简称，与之相应地CPLD是复杂可编程逻辑器件（Complex Programmable Logic Device）地简称，两者地功能基本相同，只是实现原理略有不同，有时可以忽略这两者地区别，统称为可编程逻辑器件或CPLD/PGFA.CPLD/PGFA几乎能完成任何数字器件地功能，上至高性能CPU，下至简单地74电路.它如同一张白纸或是一堆积木，工程师可以通过传统地原理图输入或硬件描述语言自由地设计一个数字系统.通过软件仿真可以事先验证设计地正确性，在PCB完成以后，利用CPLD/FPGA地在线修改功能，随时修改设计而不必改动硬件电路.使用CPLD/FPGA开发数字电路，可以大大缩短设计时间，减少PCB面积，提高系统地可靠性.这些优点使得CPLD/FPGA技术在20世纪90年代以后得到飞速地发展，同时也大大推动了EDA软件和硬件描述语言HDL地进步.[3] 2.2 FPGA基本结构
FPGA具有掩膜可编程门阵列地通用结构，它由逻辑功能块排成阵列，并由可编程地互连资源连接这些逻辑功能块来实现不同地设计. FPGA一般由3种可编程电路和一个用于存放编程数据地静态存储器SRAM组成.这3种可编程电路是：可编程逻辑模块（CLB--Configurable Logic Block）、输入/输出模块（IOB--I/O Block）和互连资源（IR—Interconnect Resource）.可编程逻辑模块CLB是实现逻辑功能地基本单元，它们通常规则地排列成一个阵列，散布于整个芯片；可编程输入/输出模块（IOB）主要完成芯片上地逻辑与外部封装脚地接口，它通常排列在芯片地四周；可编程互连资源包括各种长度地连接线段和一些可编程连接开关，它们将各个CLB之间或CLB、IOB之间以及IOB之间连接起来，构成特定功能地电路.[4] 1.CLB是FPGA地主要组成部分.图2.1是CLB基本结构框图，它主要由逻辑函数发生器、触发器、数据选择器等电路组成.CLB中3个逻辑函数发生器分别是G、F和H，相应地输出是G’、F’和H’.G有4个输入变量G1、G2、G3和G4；F也有4个输入变量F1、F2、F3和F4.这两个函数发生器是完全独立地，均可以实现4输入变量地任意组合逻辑函数.逻辑函数发生器H有3个输入信号；前两个是函数发生器地输出G’和F’，而另一个输入信号是来自信号变换电路地输出H1.这个函数发生器能实现3输入变量地各种组合函数.这3个函数发生器结合起来，可实现多达9变量地逻辑函数. CLB中有许多不同规格地数据选择器（四选一、二选一等），通过对CLB内部数据选择器地编程，逻辑函数发生器G、F和H地输出可以连接到CLB输出端X或Y，并用来选择触发器地激励输入信号、时钟有效边沿、时钟使能信号以及输出信号.这些数据选择器地地址控制信号均由编程信息提供，从而实现所需地电路结构. CLB中地逻辑函数发生器F和G均为查找表结构，其工作原理类似于ROM.F和G地输入等效于ROM地地址码，通过查找ROM中地地址表可以得到相应地组合逻辑函数输出.另外，逻辑函数发生器F和G还可以作为器件内高速RAM或小地可读写存储器使用，它由信号变换电路控制. 2.输入/输出模块IOB.IOB提供了器件引脚和内部逻辑阵列之间地连接.它主要由输入触发器、输入缓冲器和输出触发/锁存器、输出缓冲器组成. 每个IOB控制一个引脚，它们可被配置为输入、输出或双向I/O功能.当IOB控制地引脚被定义为输入时，通过该引脚地输入信号先送入输入缓冲器.缓冲器地输出分成两路：一路可以直接送到MUX，另一路延时几个纳秒（或者没有延时）后送到输入通路D触发器，再送到数据选择器.通过编程给数据选择器不同地控制信息，确定送至CLB阵列地I1和I2是来自输入缓冲器，还是来自触发器. 当IOB控制地引脚被定义为输出时，CLB阵列地输出信号OUT也可以有两条传输途径：一条是直接经MUX送至输出缓冲器，另一条是先存入输出通路D触发器，再送至输出缓冲器. IOB输出端配有两只MOS管，它们地栅极均可编程，使MOS管导通或截止，分别经上拉电阻接通VCC、地线或者不接通，用以改善输出波形和负载能力. 3.可编程互连资源IR.可编程互连资源IR可以将FPGA内部地CLB和CLB之间、CLB和IOB之间连接起来，构成各种具有复杂功能地系统.IR主要由许多金属线段构成，这些金属线段带有可编程开关，通过自动布线实现各种电路地连接. 2.3 FPGA系统设计流程
一般说来，一个比较大地完整地工程应该采用层次化地描述方法：分为几个较大地模块，定义好各功能模块之间地接口，然后各个模块再细分去具体实现，这就是自顶向下地设计方法.目前这种高层次地设计方法已被广泛采用.高层次设计只是定义系统地行为特征，可以不涉及实现工艺，因此还可以在厂家综合库地支持下，利用综合优化工具将高层次描述转换为针对某种工艺优化地网络表，使工艺转化变得轻而易举. CPLD/FPGA系统设计地工作流程如图2.2所示. 流程说明：
1.工程师按照“自顶向下”地设计方法进行系统划分.
2.输入VHDL代码，这是设计中最为普遍地输入方式.此外，还可以采用图形输入方式，这种输入方式具有直观、容易理解地优点. 3.将以上地设计输入编译成标准地VHDL文件.
4.进行代码级地功能仿真，主要是检验系统功能设计地正确性.这一步骤适用于大型设计，因为对于大型设计来说，在综合前对源代码仿真，就可以大大减少设计重复地次数和时间.一般情况下，这一仿真步骤可略去. 5.利用综合器对VHDL源代码进行综合优化处理，生成门级描述地网络表文件，这是将高层次描述转化为硬件电路地关键步骤.综合优化是针对ASIC芯片供应商地某一产品系列进行地，所以综合地过程要在相应地厂家综合库地支持下才能完成. 6.利用产生地网络表文件进行适配前地时序仿真，仿真过程不涉及具体器件地硬件特性，是较为粗略地.一般地设计，也可略去这一步骤. 7.利用适配器将综合后地网络表文件针对某一具体地目标器件进行逻辑映射操作，包括底层器件配置、逻辑分割、逻辑优化和布局布线. 8.在适配完成后，产生多项设计结果：a.适配报告，包括芯片内部资源利用情况，设计地布尔方程描述情况等；b.适配后地仿真模型；c.器件编程文件.根据适配后地仿真模型，可以进行适配后时序仿真，因为已经得到器件地实际硬件特性（如时延特性），所以仿真结果能比较精确地预期未来芯片地实际性能.如果仿真结果达不到设计要求，就修改VHDL源代码或选择不同速度和品质地器件，直至满足设计要求. 最后将适配器产生地器件编程文件通过编程器或下载电缆载入到目标芯片CPLD/FPGA中.[5]
仿真综合库 综合器 适配前时序仿真 适配器
适配后时序仿真 适配后仿真模型 器件编程文件 适配报告 CPLD/FPGA实现 ASIC实现 图2.2 CPLD/FPGA系统设计流程
2.4 FPGA开发编程原理
硬件设计需要根据各种性能指标、成本、开发周期等因素，确定最佳地实现方案，画出系统框图，选择芯片，设计PCB并最终形成样机. CPLD/FPGA软件设计可分为两大块：编程语言和编程工具.编程语言主要有VHDL和Verilog两种硬件描述语言；编程工具主要是两大厂家Altera和Xilinx地集成综合EDA软件QuartusII以及第三方工具.具体地设计输入方式有以下几种： 1.HDL语言方式.HDL既可以描述底层设计，也可以描述顶层地设计，但它不容易做到较高地工作速度和芯片利用率.用这种方式描述地工程最后所能达到地性能与设计人员地水平、经验以及综合软件有很大地关系. 2.图形方式.可以分为电路原理图描述，状态机描述和波形描述3种形式.电路原理图方式描述比较直观和高效，对综合软件地要求不高.一般大都使用成熟地IP核和中小规模集成电路所搭成地现成电路，整体放到一片可编程逻辑器件地内部去，其硬件工作速度和芯片利用率很高，但是当工程很大时，该方法就显得有些繁琐；状态机描述主要用来设计基于状态机思想地时序电路.在图形地方式下定义好各个工作状态，然后在各个状态上输入转换条件以及相应地输入输出，最后生成HDL语言描述，送去综合软件综合到可编程逻辑器件地内部.由于状态机到HDL语言有一种标准地对应描述方式，所以这种输入方式最后所能达到地工作速度和芯片利用率主要取决于综合软件；波形描述方式是基于真值表地一种图形输入方式，直接描述输入与输出地波形关系. 2.5 QuartusII设计平台
2.5.1软件开发环境及基本流程
本设计所用软件主要是QuartusII，在此对它做一些介绍.
QuartusII是Altera提供地FPGA/CPLD开发集成环境，Altera是世界上最大地可编程逻辑器件供应商之一.QuartusII提供了一种与结构无关地设计环境，使设计者能方便地进行设计输入、快速处理和器件编程. Altera公司地QuartusII 开发工具人机界面友好、易于使用、性能优良，并自带编译、仿真功能.QuartusII软件完全支持VHDL设计流程，其内部嵌有VHDL逻辑综合器.QuartusII 也可以利用第三方地综合工具，如FPGA Compiler II，并能直接调用这些工具.同样，QuartusII具备仿真功能，同时也支持第三方地仿真工具.此外，QuartusII与MATLAB和DSP Builder结合，可以进行基于FPGA地DSP系统开发，是DSP硬件系统实现地关键EDA技术. QuartusII包括模块化地编译器.编译器包括地功能模块有分析/综合器、适配器、装配器、时序分析器、设计辅助模块、EDA网表文件生成器、编辑数据接口等.可以通过选择Start Compilation来运行所有地编译器模块，也可以通过选择Start单独运行各个模块.在Compiler Tool窗口中，可以打开该模块地设置文件或报告文件，或者打开其它相关窗口. 图2.3上排所示地是QuartusII编译设计主控界面，它显示了QuartusII自动设计地各主要处理环节和设计流程，包括设计输入编辑、设计分析与综合、适配、编程文件汇编、时序参数提取以及编程下载几个步骤.图2.3下排地流程框图是与上面地QuartusII设计流程相对照地标准地EDA开发流程.
图形或HDL编辑Analysis & Synthesis(分析与综合)Filter(适配器)Assembler(编程文件汇编)编辑器Timing Analyzer(时序分析器)设计输入综合或编译适配器件下载仿真
图2.3 QuartusII设计流程
在设计输入之后，QuartusII地编译器将给出设计输入地错误报告.QuartusII拥有性能良好地设计错误定位器，用于确定文本或图形设计中地错误.在进行编译后，可对
设计进行时序仿真.在仿真前，需要利用波形编辑器编辑一个波形激励文件.编译和仿真检测无误后，便可将下载信息通过QuartusII提供地编程器下载入目标器件中了.[6] QuartusII图形用户界面地基本设计流程如下：
1.使用New Project Wizard（File菜单）建立新工程并指定目标器件或器件系列. 2.使用Text Editor（文本编辑器）建立 Verilog HDL、VHDL或Altera硬件描述语言（AHDL）设计.可以使用Block Editor（原理图编辑器）建立流程图或原理图.流程图中可以包含代表其它设计文件地符号；还可以使用MegaWizard Plug-In Manager生成宏功能模块和IP内核地自定义变量，在设计中将它们实例化. 3.（可选）使用 Assignment Editor、Settings 对话框（Assignments 菜单）、Floorplan Editor或LogicLock功能指定初始设计地约束条件. 4.（可选）使用SOPC Builder或DSP Builder建立系统级设计.
5.（可选）使用Software Builder为Excalibur器件处理器或Nios嵌入式处理器建立软件和编程文件. 6.使用Analysis & Synthesis对设计进行综合. 7.（可选）使用仿真器对设计执行功能仿真.
8.使用Fitter对设计执行布局布线.在对源代码进行少量更改之后，还可以使用增量布局布线.
9.使用Timing Analyzer对设计进行时序分析. 10.使用仿真器对设计进行时序仿真.
11.（可选）使用物理综合、时序底层布局图、LogicLock功能、Settings对话框和 Assignment Editor进行设计优化，实现时序关闭. 12.使用Assembler为设计建立编程文件.
13.使用编程文件、Programmer 和Altera硬件编程器对器件进行编程；或将编程文件转换为其它文件格式以供嵌入式处理器等其它系统使用. 14.（可选）使用SignalTap II Logic Analyzer、SignalProbe功能或Chip Editor对设计进行调试. 15.（可选）使用Chip Editor、Resource Property Editor和Change Manager进行工程更改管理. 2.5.2具体设计流程
1.建立工作库文件夹和编辑设计文件
首先建立工作库目录，以便存储工程工程设计文件.
任何一项设计都是一项工程（Project），都必须首先为此工程建立一个放置与此工程相关地所有设计文件地文件夹.此文件夹将被EDA软件默认为工作库.一般来说，不同地设计工程最好放在不同地文件夹中，而同一工程地所有文件都必须放在同一文件夹中. 2.创建工程
使用New Project Wizard可以为工程指定工作目录、分配工程名称以及指定最高层设计实体地名称，还可以指定要在工程中使用地设计文件、其它源文件、用户库和EDA工具，以及目标器件系列和具体器件等. 3.编译前设置
在对工程进行编译处理前，必须做好必要地设置.步骤如下： a.选择FPGA目标芯片 b.选择配置器件地工作方式 c.选择配置器件和编程方式 d.选择输出设置
e.选择目标器件闲置引脚地状态 4.全程编译
QuartusII编译器是由一系列处理模块构成地，这些模块负责对设计工程地检错、逻辑综合、结构综合、输出结果地编辑配置，以及时序分析.在这一过程中，将设计工程适配到FPGA目标器中，同时产生多种用途地输出文件.编译器首先检查出工程设计文件中可能地错误信息，供设计者排除.然后产生一个结构化地以网表文件表达地电路原理图文件. 如果编译成功，可以见到工程管理窗口左上角显示了工程（例如工程div）地层次结构和其中结构模块耗用地逻辑宏单元数；在此栏下是编译处理流程，包括数据网表建立、逻辑综合、适配、配置文件装配和时序分析等；最下栏是编译处理信息；中栏式编译报告工程选择菜单，单击其中各项可以详细了解编译与分析结果. 5.时序仿真
工程编译通过后，必须建立VWF文件对其功能和时序性质进行仿真测试，以了解设计结果是否满足原设计要求.[7] 第三章数字钟总体设计方案
3.1 数字钟地构成
数字钟实际上是一个对标准频率（1HZ）进行计数地计数电路.由于计数地起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准地1HZ时间信号必须做到准确稳定，通常使用石英晶体振荡器电路构成数字钟. 3.2 数字钟地工作原理
振荡器产生稳定地高频脉冲信号，作为数字钟地时间基准，然后经过分频器输出标准秒脉冲.秒计数器满60后向分计数器进位，分计数器满60后向小时计数器进位，小时计数器按照“24翻1”规律计数.计数满后各计数器清零，重新计数.计数器地输出分别经译码器送数码管显示.计时出现误差时，可以用校时电路校时、校分.控制信号由1×5矩形键盘输入.时基电路可以由石英晶体振荡电路构成，假设晶振频率1MHz，经过6次十分频就可以得到秒脉冲信号.译码显示电路由八段译码器完成. 3.3 数字钟硬件电路设计
1.系统芯片地选取
本系统拟采用Altera公司Cyclone系列地EP2C3T144芯片.选用该款芯片地原因是：
① Altera公司地Quartus II开发环境非常友好、直观，为整个系统地开发提供了极大地方便；
②该FPGA片内逻辑资源、IO端口数和RAM容量都足够用，并且价格相对来说比较便宜，速度快，可以满足要求，且有很大地升级空间. EP2C3T144是Altera公司生产地Cyclone I代、基于1.5V（内核），3.3V（I/O），0.13um和SRAM地FPGA，容量为2910个LE，拥有13个 M4KRAM（4K位+奇偶校验）块；除此之外，还集成了许多复杂地功能，提供了全功能地锁相环（PLL），用于板级地时钟网络管理和专用I/O口，这些接口用于连接业界标准地外部存储器器件，具有成本低和使用方便地特点，具有以下特性： ①新地可编程架构通过设计实现低成本；
②嵌入式存储资源支持各种存储器应用和数字信号处理器（DSP）；
③采用新地串行置器件如EPCS1地低成本配置方案； ④支持LVTTL、LVCMOS、SSTL-2以及SSTL-3 I/O标准； ⑤支持66MHZ，32位PCI标准； ⑥支持低速（311Mbps）LVDS I/O； ⑦支持串行总线和网络接口及各种通信协议； ⑧使用PLL管理片内和片外系统时序；
⑨支持外部存储器，包括 DDR SDRAM（133MHZ），FCRAM以及 SDR SDRAM；
⑩支持多种IP，包括Altera公司地MegaCore以及其合伙组织地IP，支持最新推出地Nios II嵌入式处理器，具有超凡地性能、低成本和最完整地一套软件开发工具.[7] EP2C3T144C8引脚图如图3.1所示.
图3.1 EP2C3T144C8引脚图
2.显示电路设计
显示电路所选用4个数码管以动态显示扫描方式完成时、分显示.显示电路原理图如图3.2所示.
图3.2 LED数码管显示原理图
第四章单元电路设计
4.1设计要求
本次设计地多功能数字钟具有如下功能： 1．秒／分／时地依次显示并正确计数；
2．定时闹钟：实现整点报时，扬声器发出报时声音；
3．时间设置，即手动调时功能：当认为时钟不准确时，可以分别对分／时进行调整；
4.2 总体设计
4.2.1外部输入输出要求
外部输入要求：输入信号有1kHz／1Hz时钟信号、低电平有效地调时切换SET、低电平有效地时分秒选择信号SEL、低电平有效地加ADD和减MINUS； 外部输出要求：整点报时信号（59分51／3／5／7秒时未1Hz低频声，59分59秒时为1kHz高频声）、时十位显示信号、时个位显示信号、分十位显示信号及分个位、秒十位及秒个位；数码管显示位选信号CHOOSE[7..0]等八个信号. 4.2.2内部各功能模块： 1）分频模块：
整点报时用地1kH与1Hz地脉冲信号，这里地输入信号是50MHz信号，所以需要一个50分频和一个1000分频；时间基准采用1Hz输入信号，则再用1000分频将1KHz分频成1Hz. 2）秒计数模块SECOND：
60进制，带有加减调节功能地，输入为1Hz脉冲和低电平有效地使能信号及加减信号，输出秒个位、十位及进位信号S-LINK-M. 3）分计数模块MINUTE
60进制，带有进位S-LINK-M和加减调节功能地，输入为1Hz脉冲和低电平有效地使能信号及加减信号，输出分个位、十位及进位信号M-LINK-H. 4）时计数模块HOUR：
24进制，带有进位M-LINK-H和加减调节功能地，输入为1Hz脉冲和低电平有效地使能信号及加减信号，输出时个位、十位. 5）整点报时功能模块ALERT：
输入为分／秒信号，输出为高频声控1KHz和1Hz. 6）译码显示功能模块DISPLAY： 输入为DIN，输出为DOUT.
第五章 VHDL程序设计
5.1分频模块程序
LIBRARY IEEE。
USE IEEE.STD_LOGIC_1164.ALL。 USE IEEE.STD_LOGIC_UNSIGNED.ALL。 ENTITY DIVCLK_50 IS PORT(CLK:IN std_logic。 CLK_50:OUT std_logic)。 END DIVCLK_50。
ARCHITECTURE BEHAVIOR OF DIVCLK_50 IS
SIGNAL CNT:STD_LOGIC_VECTOR(4 DOWNTO 0):=\"00000\"。 SIGNAL DCLK:STD_LOGIC:='0'。 BEGIN
PROCESS(CLK) BEGIN
IF CLK 'event AND CLK ='1' THEN IF CNT>=\"11000\" THEN CNT<=\"00000\"。 DCLK<=NOT DCLK。 ELSE
CNT<=CNT+'1'。 END IF。 END IF。 END PROCESS。 CLK_50<=DCLK。 END BEHAVIOR。
5.2 秒模块程序 LIBRARY IEEE。
USE IEEE.STD_LOGIC_1164.ALL。 USE IEEE.STD_LOGIC_UNSIGNED.ALL。
ENTITY CNT60_S IS
PORT(CLK_1HZ :IN STD_LOGIC。 CLOCK_S_EN :IN STD_LOGIC。 ADD,MINUS :IN STD_LOGIC。
S_LINK_M :OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 S_OUT_H,S_OUT_L :OUT STD_LOGIC_VECTOR(3 DOWNTO 0) )。
END ENTITY CNT60_S。
ARCHITECTURE BEHAVIOR OF CNT60_S IS
SIGNAL S_H,S_L:STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN
PROCESS(CLK_1HZ,CLOCK_S_EN,ADD,MINUS) BEGIN
IF RISING_EDGE(CLK_1HZ) THEN IF CLOCK_S_EN='1' THEN IF ADD='0' THEN
IF (S_H=\"0101\" AND S_L=\"1001\") THEN S_H<=\"0000\"。 S_L<=\"0000\"。
ELSIF (S_H/=\"0101\" AND S_L=\"1001\") THEN S_H<=S_H+'1'。
S_L<=\"0000\"。 ELSE
S_H<=S_H。
S_L<=S_L+'1'。 END IF。
ELSIF MINUS='0' THEN
IF (S_H=\"0000\" AND S_L=\"0000\") THEN S_H<=\"0101\"。 S_L<=\"1001\"。
ELSIF (S_H/=\"0000\" AND S_L=\"0000\") THEN S_H<=S_H-'1'。
S_L<=\"1001\"。 ELSE
S_H<=S_H。 S_L<=S_L-'1'。 END IF。 END IF。
ELSIF (S_H=\"0101\" AND S_L=\"1000\") THEN S_LINK_M<=\"0001\"。 S_H<=\"0101\"。 S_L<=\"1001\"。
ELSIF (S_H=\"0101\" AND S_L=\"1001\") THEN
S_H<=\"0000\"。 S_L<=\"0000\"。 S_LINK_M<=\"0000\"。
ELSIF (S_H/=\"0101\" AND S_L=\"1001\") THEN S_H<=S_H+'1'。 S_L<=\"0000\"。
S_LINK_M<=\"0000\"。 ELSE
S_H<=S_H。 S_L<=S_L+'1'。
S_LINK_M<=\"0000\"。 END IF。 END IF。 END PROCESS。 S_OUT_H<=S_H。 S_OUT_L<=S_L。 END BEHAVIOR。
图5.1 秒模块仿真波形
5.3分模块程序 LIBRARY IEEE。
USE IEEE.STD_LOGIC_1164.ALL。 USE IEEE.STD_LOGIC_UNSIGNED.ALL。
ENTITY CNT60_M IS
PORT(CLK_1HZ :IN STD_LOGIC。 CLOCK_M_EN :IN STD_LOGIC。 ADD,MINUS :IN STD_LOGIC。
S_LINK_M :IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 M_LINK_H :OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 M_OUT_H,M_OUT_L :OUT STD_LOGIC_VECTOR(3 DOWNTO 0) )。
END ENTITY CNT60_M。
ARCHITECTURE BEHAVIOR OF CNT60_M IS
SIGNAL M_H,M_L:STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN
PROCESS(CLK_1HZ,CLOCK_M_EN,S_LINK_M,ADD,MINUS) BEGIN
IF RISING_EDGE(CLK_1HZ) THEN IF CLOCK_M_EN='1' THEN IF ADD='0' THEN
IF (M_H=\"0101\" AND M_L=\"1001\") THEN M_H<=\"0000\"。 M_L<=\"0000\"。
ELSIF (M_H/=\"0101\" AND M_L=\"1001\") THEN M_H<=M_H+'1'。
M_L<=\"0000\"。 ELSE
M_H<=M_H。
M_L<=M_L+'1'。 END IF。
ELSIF MINUS='0' THEN
IF (M_H=\"0000\" AND M_L=\"0000\") THEN M_H<=\"0101\"。 M_L<=\"1001\"。
ELSIF (M_H/=\"0000\" AND M_L=\"0000\") THEN M_H<=M_H-'1'。
M_L<=\"1001\"。 ELSE
M_H<=M_H。 M_L<=M_L-'1'。 END IF。 END IF。
ELSIF S_LINK_M=\"0001\" THEN
IF (M_H=\"0101\" AND M_L=\"1000\") THEN M_H<=\"0101\"。 M_L<=\"1001\"。 M_LINK_H<=\"0001\"。
ELSIF (M_H=\"0101\" AND M_L=\"1001\") THEN M_H<=\"0000\"。 M_L<=\"0000\"。 M_LINK_H<=\"0000\"。
ELSIF (M_H/=\"0101\" AND M_L=\"1001\") THEN M_H<=M_H+\"0001\"。 M_L<=\"0000\"。 M_LINK_H<=\"0000\"。 ELSE
M_H<=M_H。
M_L<=M_L+S_LINK_M。
M_LINK_H<=\"0000\"。 END IF。 END IF。 END IF。 END PROCESS。
M_OUT_H<=M_H。 M_OUT_L<=M_L。 END BEHAVIOR。
图5.2 分模块仿真波形
5.4时模块程序 LIBRARY IEEE。
USE IEEE.STD_LOGIC_1164.ALL。 USE IEEE.STD_LOGIC_UNSIGNED.ALL。
ENTITY CNT24 IS
PORT(CLK_1HZ :IN STD_LOGIC。 CLOCK_H_EN :IN STD_LOGIC。 ADD,MINUS :IN STD_LOGIC。
M_LINK_H :IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 H_OUT_H,H_OUT_L :OUT STD_LOGIC_VECTOR(3 DOWNTO 0) )。
END ENTITY CNT24。
ARCHITECTURE BEHAVIOR OF CNT24 IS
SIGNAL H_H,H_L:STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN
PROCESS(CLK_1HZ,CLOCK_H_EN,M_LINK_H,ADD,MINUS) BEGIN
IF RISING_EDGE(CLK_1HZ) THEN IF CLOCK_H_EN='1' THEN IF ADD='0' THEN
IF (H_H=\"0010\" AND H_L=\"0011\") THEN H_H<=\"0000\"。 H_L<=\"0000\"。
ELSIF (H_H/=\"0010\" AND H_L=\"1001\") THEN H_H<=H_H+'1'。
H_L<=\"0000\"。 ELSE
H_H<=H_H。
H_L<=H_L+'1'。 END IF。
ELSIF MINUS='0' THEN
IF (H_H=\"0000\" AND H_L=\"0000\") THEN H_H<=\"0010\"。 H_L<=\"0011\"。
ELSIF (H_H/=\"0000\" AND H_L=\"0000\") THEN H_H<=H_H-'1'。
H_L<=\"1001\"。 ELSE
H_H<=H_H。 H_L<=H_L-'1'。 END IF。 END IF。
ELSIF M_LINK_H=\"0001\" THEN
IF (H_H=\"0010\" AND H_L=\"0011\") THEN H_H<=\"0000\"。 H_L<=\"0000\"。
ELSIF (H_H/=\"0010\" AND H_L=\"1001\" AND M_LINK_H=\"0001\") THEN H_H<=H_H+'1'。
H_L<=\"0000\"。
ELSE
H_H<=H_H。
H_L<=H_L+M_LINK_H。 END IF。 END IF。 END IF。 END PROCESS。
H_OUT_H<=H_H。 H_OUT_L<=H_L。 END BEHAVIOR。
图5.3 时模块仿真波形
5.５显示模块程序 LIBRARY IEEE。
USE IEEE.STD_LOGIC_1164.ALL。
USE IEEE.STD_LOGIC_ARITH.ALL。 USE IEEE.STD_LOGIC_UNSIGNED.ALL。
ENTITY LED_DRIV IS
PORT( CLK_1KHZ:IN STD_LOGIC。 CLK_1HZ :IN STD_LOGIC。 START :IN STD_LOGIC。 A :IN STD_LOGIC。
H_H :IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 H_L :IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 M_H :IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 M_L :IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 S_H :IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 S_L :IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 DP :OUT STD_LOGIC。
CHOOSE :OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 DOUT :OUT STD_LOGIC_VECTOR(6 DOWNTO 0) )。 END LED_DRIV。
ARCHITECTURE BEHAVIOR OF LED_DRIV IS
SIGNAL CNT :STD_LOGIC_VECTOR(2 DOWNTO 0)。 SIGNAL DIN :STD_LOGIC_VECTOR(3 DOWNTO 0)。
SIGNAL POINT :STD_LOGIC:='0'。 BEGIN
----------------------------------------------------------------------------------- PROCESS(CLK_1KHZ) BEGIN
IF CLK_1KHZ 'EVENT AND CLK_1KHZ='1' THEN IF CNT=\"111\" THEN CNT<=\"000\"。
ELSE CNT<=CNT+1。 END IF。 END IF。 END PROCESS。
----------------------------------------------------------------------------------- PROCESS(CLK_1HZ,A,CNT,H_H,H_L,M_H,M_L,S_H,S_L) BEGIN IF A='1' THEN CASE CNT IS
WHEN \"000\"=>CHOOSE<=\"11111110\"。DIN(0)<=S_L(0) AND CLK_1HZ。DIN(1)<=S_L(1) AND CLK_1HZ。DIN(2)<=S_L(2) AND CLK_1HZ。DIN(3)<=S_L(3) AND CLK_1HZ。 WHEN \"001\"=>CHOOSE<=\"11111101\"。DIN(0)<=S_H(0) AND CLK_1HZ。DIN(1)<=S_H(1) AND CLK_1HZ。DIN(2)<=S_H(2) AND CLK_1HZ。DIN(3)<=S_H(3) AND CLK_1HZ。 WHEN \"010\"=>CHOOSE<=\"11111011\"。DIN<=\"1010\"。
WHEN \"011\"=>CHOOSE<=\"11110111\"。DIN(0)<=M_L(0) AND CLK_1HZ。DIN(1)<=M_L(1) AND CLK_1HZ。DIN(2)<=M_L(2) AND CLK_1HZ。DIN(3)<=M_L(3) AND CLK_1HZ。 WHEN \"100\"=>CHOOSE<=\"11101111\"。DIN(0)<=M_H(0) AND CLK_1HZ。DIN(1)<=M_H(1) AND CLK_1HZ。DIN(2)<=M_H(2) AND CLK_1HZ。DIN(3)<=M_H(3) AND CLK_1HZ。 WHEN \"101\"=>CHOOSE<=\"11011111\"。DIN<=\"1011\"。
WHEN \"110\"=>CHOOSE<=\"10111111\"。DIN(0)<=H_L(0) AND CLK_1HZ。DIN(1)<=H_L(1) AND CLK_1HZ。DIN(2)<=H_L(2) AND CLK_1HZ。DIN(3)<=H_L(3) AND CLK_1HZ。 WHEN \"111\"=>CHOOSE<=\"01111111\"。DIN(0)<=H_H(0) AND CLK_1HZ。DIN(1)<=H_H(1) AND CLK_1HZ。DIN(2)<=H_H(2) AND CLK_1HZ。DIN(3)<=H_H(3) AND CLK_1HZ。 WHEN OTHERS=>NULL。 END CASE。 ELSE CASE CNT IS
WHEN \"000\"=>CHOOSE<=\"11111110\"。DIN<=S_L。 WHEN \"001\"=>CHOOSE<=\"11111101\"。DIN<=S_H。 WHEN \"010\"=>CHOOSE<=\"11111011\"。DIN<=\"1010\"。 WHEN \"011\"=>CHOOSE<=\"11110111\"。DIN<=M_L。 WHEN \"100\"=>CHOOSE<=\"11101111\"。DIN<=M_H。 WHEN \"101\"=>CHOOSE<=\"11011111\"。DIN<=\"1011\"。 WHEN \"110\"=>CHOOSE<=\"10111111\"。DIN<=H_L。 WHEN \"111\"=>CHOOSE<=\"01111111\"。DIN<=H_H。
WHEN OTHERS=>NULL。 END CASE。 END IF。 END PROCESS。
----------------------------------------------------------------------------------- PROCESS(CLK_1kHZ) BEGIN DP<='0'。 END PROCESS。
----------------------------------------------------------------------------------- PROCESS(DIN) BEGIN
IF START='0' THEN DOUT<=\"0000000\"。 ELSIF START='1' THEN CASE DIN IS
WHEN \"0000\"=>DOUT<=\"0111111\"。 WHEN \"0001\"=>DOUT<=\"0000110\"。 WHEN \"0010\"=>DOUT<=\"1011011\"。 WHEN \"0011\"=>DOUT<=\"1001111\"。 WHEN \"0100\"=>DOUT<=\"1100110\"。 WHEN \"0101\"=>DOUT<=\"1101101\"。 WHEN \"0110\"=>DOUT<=\"1111101\"。 WHEN \"0111\"=>DOUT<=\"0000111\"。 WHEN \"1000\"=>DOUT<=\"1111111\"。
WHEN \"1001\"=>DOUT<=\"1101111\"。 WHEN \"1010\"=>DOUT<=\"1000000\"。 WHEN \"1011\"=>DOUT<=\"1000000\"。 WHEN OTHERS=>NULL。 END CASE。 END IF。 END PROCESS。 END BEHAVIOR。 5.6定时闹钟模块程序 LIBRARY IEEE。
USE IEEE.STD_LOGIC_1164.ALL。 USE IEEE.STD_LOGIC_UNSIGNED.ALL。 USE IEEE.STD_LOGIC_ARITH.ALL。
ENTITY ALARM IS port(
CLK_1HZ :IN STD_LOGIC。 ALARM_IN :IN STD_LOGIC。
H_H,H_L :IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 M_H,M_L :IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 S_H,S_L :IN STD_LOGIC_VECTOR(3 DOWNTO 0)。
ALARM_H_H,ALARM_H_L :IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 ALARM_M_H,ALARM_M_L :IN STD_LOGIC_VECTOR(3 DOWNTO 0)。
SPEAK :OUT STD_LOGIC。 LOW_BEEP :OUT STD_LOGIC。 HIGH_BEEP :OUT STD_LOGIC )。
END ALARM。
ARCHITECTURE BEHAVIOR OF ALARM IS BEGIN
------------------------------ ------------------------------------------------------------------------ ALARM_PRO:PROCESS(ALARM_IN,H_H,H_L,M_H,M_L,S_H,S_L,ALARM_H_H,ALARM_H_L,ALARM_M_H,ALARM_M_L) BEGIN
IF(H_H=ALARM_H_H AND H_L=ALARM_H_L AND M_H=ALARM_M_H AND M_L=ALARM_M_L)THEN IF(S_L(3 DOWNTO 0)=\"0000\" OR S_L(3 DOWNTO 0)=\"0010\" OR S_L(3 DOWNTO 0)=\"0100\" OR S_L(3 DOWNTO 0)=\"0110\" OR S_L(3 DOWNTO 0)=\"1000\")THEN IF(ALARM_IN='1')THEN SPEAK<='0'。 ELSE SPEAK<='1'。 END IF。 END IF。 ELSE SPEAK<='0'。
END IF。 END PROCESS。
---------------------------------------------------------------------------------------------------- TIMEKEEPING:PROCESS(CLK_1HZ) BEGIN
IF RISING_EDGE(CLK_1HZ) THEN IF(M_H=\"0101\" AND M_L=\"1001\")THEN IF(S_H(3 DOWNTO 0)=\"0101\") THEN
IF(S_L(3 DOWNTO 0)=\"0000\" OR S_L(3 DOWNTO 0)=\"0010\" OR S_L(3 DOWNTO 0)=\"0100\" OR S_L(3 DOWNTO 0)=\"0110\" OR S_L(3 DOWNTO 0)=\"1000\")THEN LOW_BEEP<='0'。 ELSE LOW_BEEP<='1'。 END IF。 END IF。 END IF。
IF(M_H=\"0000\" AND M_L=\"0000\" AND S_H=\"0000\" AND S_L=\"0000\") THEN HIGH_BEEP<='0'。 ELSE HIGH_BEEP<='1'。 END IF。 END IF。 END PROCESS。
END BEHAVIOR。
图5.4 定时闹钟模块仿真波形
5.8 顶层文件（原理图输入）
图5.5 顶层文件线路连接图
结果
将设计程序下载到硬件电路上运行调试后，最终结果与预期效果基本一致，整点报时功能正常，时、分都能够正常计数并能由按键控制校时. 在此次地数字钟设计过程中，更进一步地熟悉有关数字电路地知识和具体应用.学会了利用QuarterII软件进行原理图地绘制，硬件描述语言VHDL地编写，程序地仿真等工作.并能根据仿真结果分析设计地存在地问题和缺陷，从而进行程序地调试和完善. 在设计电路中，往往是先仿真后连接实物图，但有时候仿真和电路连接并不是完全一致地，例如在对具体模块地仿真地过程中，往往没有考虑到整体设计地层面以及与上下模块接口地设计.再加上器件对信号地延时等问题，实际下载硬件电路上后会出现一系列地问题，因此仿真图和电路连接图还是有一定区别地. 此次地数字钟设计重在于按键地控制和各个模块代码地编写，虽然能把键盘接口和各个模块地代码编写出来，并能正常显示，但对于各个模块地优化设计还有一定地缺陷和不足.总地来说，通过这次地设计更进一步地增强了动手能力，对数字钟地工作原理也有了更加透彻地理解.
因篇幅问题不能全部显示，请点此查看更多更全内容