一个低压高阶曲率补偿的CMOS带隙基准电压源的设计

李娟;常昌远;李弦

【摘 要】运用带隙基准的基本原理,采用0.6μm的CMOS工艺,对一个低压高阶曲率补偿的高性能CMOS带隙基准电压源进行研究,并结合所提出电路给出了高阶曲率补偿的数学表达式.Cadence软件仿真结果显示:电源电压最低可为1.2 V,在-20～100℃温度范围内,输出电压为0.6 V,温度系数为9.1 ppm/℃,即基准输出电压随温度变化不超过士0.1%.低频(f=1 kHz)时PSRR为-78 dB.在室温电源电压为1.2 V时总功耗约为38 μW.整个带隙基准电压源具有良好的综合性能. 【期刊名称】《现代电子技术》 【年(卷),期】2007(030)022 【总页数】3页(P169-171)

【关键词】CMOS带隙基准电压源;高阶曲率补偿;低温度系数;低电源电压 【作 者】李娟;常昌远;李弦

【作者单位】东南大学,微电子中心,江苏,南京,210096;东南大学,集成电路学院,江苏,南京,210096;东南大学,微电子中心,江苏,南京,210096 【正文语种】中 文 【中图分类】TN432

集成电路的飞速发展，使得电压基准被广泛用于DC-DC,LDO,A/D,D/A以及DRAMs、快速闪存器等模拟或混合电路中。他要求输出电压不随电源电压、工艺

参数和温度的变化而变化。在众多的基准实现电路中，带隙基准(BGR)电路的研究最为广泛[1]。其中温度系数作为重要的参数指标之一，已经产生了许多的改进方法。从一阶线性补偿到曲率补偿如二阶，三阶补偿，指数补偿，对数补偿(亚阈值电路)等。而且补偿方式众多,如电流相减补偿法[2],电压叠加补偿法[3],利用不同质电阻上电压降的叠加实现温度系数的曲率补偿[4],阶段性电流模式补偿[5]等,可获得最好温度系数达到几个ppm/℃。只是这些曲率补偿的方法需要采用亚阈值区工作，或者特殊工艺的电阻等对设计或工艺有其他的要求。而对于标准CMOS工艺，有可能无法实现。另外，随着便携式电子产品的广泛应用，电路设计中低压低功耗的要求越来越高。因此为了更好地适应数模混合集成电路和SOC的发展，基准电压源的设计性能要求进一步提高如低压低基准、低温度系数，高PSRR，低噪声等。 综合上述问题，本文提出一种结构简单，满足标准CMOS工艺设计，并且具有很好温度系数的低压工作，产生低基准输出的带隙基准电压源。典型工艺角下，在输入电压为1.2 V时,输出基准电压为0.6 V,PSRR为-78 dB@1 kHz,在整个温度范围-20～100 ℃内,平均温度系数为9.1 ppm/℃,基准输出电压随温度变化不超过±0.1%，且当电源电压在1.2～6 V范围内变化时，基准输出变化率不超过0.6 mV/V，变化量保持在0.4%以内。此带隙基准电压源具有良好的综合性能，适用于LDO,DC/DC等用于便携式电子产品的低压模拟集成电路。 1 电路设计及其原理分析 1.1 电路原理分析

图1所示为本文提出电路的带隙核心部分，其工作原理类似于传统的带隙基准电路。如图1所示,P1～P4构成电流镜,镜像P1(P2)支路的电流并为各支路提供工作电流。Q1,Q2,R0和运放构成传统的带隙基准，实现温度的一阶补偿。R1A,R1B和R2A,R2B构成分压分流结构，使得运放和基准核心可以实现低压工作。P3和Q3所组成的支路加上电阻R4A,R4B实现温度的曲率补偿。P4和R3构成输出支

路。

图1 本文提出电路的带隙核心结构

令R1A=R2A，R1B=R2B，R1=R1A+R1B，R2=R2A+R2B，R1=R2；R4A=R4B=R4；AE1，AE2是Q1,Q2管的发射区面积，且他们的比值为1∶8。再取P4与P2管宽长比之比为1∶1，则由图1得到带隙基准电压表达式为: (1)

在式(1)中，第一项为流过电阻R0的PTAT电流，具有正的温度系数，在室温时大约为0.087 mV/k；第二项为流过R2的与温度成非线性电流，具有负的温度系数；第三项为流过R4的微小电流实现温度的曲率补偿。易见，基准电压与PN结的正向压降，电阻比值以及Q1和Q2的发射区面积比相关，与输入电压无关。要使得带隙基准温度系数为零，则要求其基准表达式对温度的导数为零。对式(1)求导得一阶导数表达式如下： (2)

为利于变量选取，参考相关文献得BJT管基极-发射极电压表达式为: (3)

其中[6]：K1=1.177 4 V,K2=-8.459×10-5 V/K;η是与工艺相关的常数;k是波尔兹曼常数；α是流过二极管的电流与温度相关的常数,他们之间满足I=GTα的关系。因为Q1支路电流为PTAT电流所以α1=1。 将式(3)代入式(2)计算整理得:

(4)

可见,式(4)中第一部分为线性补偿项,第二部分为曲率补偿项。

在实际的设计中，首先根据PMOS管饱和区电流电压关系式由预先设定的各支路电流得到PMOS管偏置电压，在此过程中要确保P1(P2)管漏极电位高于P3管漏极电位，才能保证电阻R4上有电流从P1(P2)管支路流出。对于给定P1，P2管宽长比，BJT管Q1基极-发射极电压VBE1(T0)为常数。此时设都由计算得出)，分别代入式(4)得： (5)

对于给定的P3宽长比和Q3发射区面积，α3为常数。所以，在式(5)中仅R0，R2，R3，R4四个变量。又由于R3在括号之外，用于调节基准输出电压大小而对于温度系数调零没影响，不予考虑。所以在整个优化过程中仅R0，R2和R4三个变量。令式(5)第一项为使一阶温度系数为0，令可以得到R0和R2的比值约为10.6。再令高阶补偿项系数为零可以得到R2和R4的比值约为2.6。最后通过这3个电阻变量的反复优化可以获得很好的温度系数。

另外，由式(5)易知，R3越大，温度系数越高(实际设计中温度系数不可能为零只有尽可能的小)，所以根据输出电压需要调整(W/L)P4和R3时，R3不易过大，最好是调整P4宽长比来获得所需输出电压值。 1.2 整体电路分析

完整的带隙电压基准电路结构如图2所示，他由启动电路，运放电路和基准单元核心电路组成。

如图2所示，带隙基准中运算放大器采用双端输入单端输出的单级运放结构。PA1和PA2，PMOS管为差分输入对，可使运放获得较小噪声。MA1和MA3，MA2和MA4构成电流镜负载。PA6，PA7和MA5，MA6为PA3提供电压偏置,并且形成反馈回路使运放输出更加稳定。

带隙基准的启动电路由PS1～PS3以及C1构成。电源上电时,C1充电,PS1启动基准核心部分电路,PS2启动运放部分电路,PS3和C1为PS1和PS2提供栅端电压。当上电完成,电源电压稳定时,C1关断,PS1和PS2栅端电位为高,两管关断,无静态电流损耗。

2 电路仿真及其结果分析

图2所示电路采用0.6 μmCMOS工艺实现，通过Cadence软件模拟得到以下的仿真结果。

2.1 基准输出与温度的关系

图3比较了典型工艺角下一阶补偿和曲率补偿的基准电压与温度的关系曲线。由图计算得到在典型(TT)工艺角下，电源电压为1.2 V，在-20～100 ℃工作温度范围内，如果不引入R4支路即实现一阶补偿时该基准电压温度系数为15.8 ppm/℃，而进行曲率补偿后温度系数改进为9.1 ppm/℃。在整个工作温度范围内，基准输出电压随温度变化不超过±0.1%。另外，由同种工作条件和模拟条件得到该基准在其他4个工艺角温度系数如表1所示。可见，本文电路具有很好的温度特性。 图2 完整的带隙基准结构表1 不同工艺角温度系数 工艺角SSSFFSFF温度系数 /ppm/℃9.299.19.2 图3 典型工艺角模拟基准电压与温度关系曲线 2.2 基准输出与电源电压关系

图4为基准输出与电源电压(0～6 V)关系曲线。计算得到，在1.2～6 V范围内，基准输出电压0.6 V随电源电压变化率不超过0.6 mV/V，基准输出电压保持在

0.4%以内。

图4 基准输出与电源电压0～6 V关系曲线 2.3 与参考文献性能比较

表2为本文设计电路与文献[7]和文献[8]中电路的模拟仿真结果比较。由此可见，本文设计电路兼顾了低压设计和高阶曲率补偿的优点，并且结构相对简单占用芯片面积少，满足标准CMOS工艺设计要求，具有良好的综合性能，适于LDO，C/DC等模块应用的设计。 3 结 语

综上所述，本文设计了一个结构相对简单的，最低电源电压为1.2 V，基准输出为0.6 V的高性能带隙电压基准。模拟结果显示，在-20～100 ℃工作温度范围内其温度系数为9.1 ppm/℃也即基准输出电压随温度变化不超过±0.1%；当电源电压在1.2～6 V范围内变化时，基准输出随电源电压变化率不超过0.6 mV/V，总变化量保持在0.4%以内；低频(1 kHz)PSR为-78 dB；电路瞬态响应时间约为0.5 μs；总功耗约为38 μW。所以，此带隙基准电压源适用于低压低功耗的高性能CMOS模拟集成电路设计。

表2 基准源性能比较参数文献[2]文献[3]本文电路单位

VDD0.8831.2VVref0.6121.090.6VT C(-20～100 ℃)203.19.1ppm/℃PSRR@1 kHz-75-80-78dB工艺0.35 μm CMOS0.35 μm CMOS0.6 μm CMOS--总功耗2511138μW 参 考 文 献

[1] Piero Malcovati,Franco Maloberti,Carlo Fiocchi,et al.Curvature-Compensate BiCMOS Bandgap with 1 V Supply Voltage[J].IEEE Journal of Solid-state Circuit,2001,36:1 076-1 081.

[2] Malcovati P,Maloberti F.New Curvature-Compensation Technique for

CMOS Bandgap Reference with Sub 1 V Operation[J].IEEE Solid-state Circuit,2001,36(7):1 076-1 081.

[3] Doyle J,Young Jun Lee,Yong Bin.A CMOS Subbandgap Reference Circuit with 1 V Power Supply Voltage[J].IEEE Solid-state Circuit,2004,39(1):252-255.

[4] Ka Nang Leung,Philip K T Mok,Chi Yat Leung.A 2 V 23 μA 5.3 ppm/℃ Curvature Compensated CMOS Bandgap Voltage Reference[J].IEEE Solid-state Circuits,2003,38(3):561-564.

[5] Phillip Allen E,Gabriel A Rincon-Mora.A 1.1 V Current Mode and Piecewise Linear Curvature Corrected Bandgap Reference[J].IEEE Solid-state Circuits,1998,33(10):1 551-1 554.

[6] Lin S L,Salama C A T.A Vbe(T) Model with Application to Bandgap Reference Design[J].IEEE Solid-state Circuits,1985,SC-20(6):1 283-1 285. [7] Yeong-Tsair Lin,Wen Yaw Chung,Dong Shiu Wu,et al.A Low Voltage CMOS Bandgap Reference.IEEE,2005.

[8] Xiaokang Guan,Albert Wang,Akira Ishikawa,et al.A 3 V 110 μW 3.1 ppm/℃ Curvature Compensated CMOS Bandgap Reference.ISCAS,IEEE,2006:2 861-2 864.