元件布局基本规则

1. 按電路模組進行佈局，實現同一功能的相關電路稱為一個模組，電路模組中的元件應採用就近集中原則，同時數位電路和類比電路分開

2.定位孔、標準孔等非安裝孔周圍1.27mm 內不得貼裝元、器件，螺釘等安裝孔周圍3.5mm（對於M2.5）、4mm（對於M3）內不得貼裝元器件。

3. 臥裝電阻、電感（插件）、電解電容等元件的下方避免布過孔，以免波峰焊後過孔與元件殼體短路。 4. 元器件的外側距板邊的距離為5mm。

5. 貼裝元件焊盤的外側與相鄰插裝元件的外側距離大於2mm。 6. 金屬殼體元器件和金屬件（遮罩盒等）不能與其他元器件相碰，不能緊貼印製線、焊盤，其間距應大於2mm。定位孔、緊固件安裝孔、橢圓孔及板中其他方孔外側距板邊的尺寸大於3mm。 7. 發熱元件不能緊鄰導線和熱敏元件；高熱器件要均衡分佈 8. 電源插座要儘量佈置在印製板的四周，電源插座與其相連的匯流條接線端應佈置在同側。特別應注意不要把電源插座及其它焊接連接器佈置在連接器之間，以利於這些插座、連接器的焊接及電源線纜設計和紮線。電源插座及焊接連接器的佈置間距應考慮方便電源插頭的插拔。

9. 其他元器件的佈置

所有IC 元件單邊對齊，有極性元件極性標示明確，同一印製板上極

性標示不得多於兩個方向

出現兩個方向時，兩個方向互相垂直。

10、板面佈線應疏密得當，當疏密差別太大時應以網狀銅箔填充，網格大於8mil(或0.2mm)。

11、貼片焊盤上不能有通孔，以免焊膏流失造成元件虛焊。重要信號線不准從插座腳間穿過。

12、貼片單邊對齊，字元方向一致，封裝方向一致。 13、有極性的器件在以同一板上的極性標示方向儘量保持一致 元件佈線規則

1、 畫定佈線區域距PCB板邊≤1mm的區域內，以及安裝孔周圍1mm內，禁止佈線

2、 電源線盡可能的寬，不應低於18mil；信號線寬不應低於12mil；cpu入出線不應低於10mil（或8mil）；線間距不低於10mil 3、 正常過孔不低於30mil

4、 雙列直插：焊盤60mil，孔徑40mil

1/4W電阻： 51*55mil（0805表貼）；直插時焊盤62mil，孔徑42mil 無極電容： 51*55mil（0805表貼）；直插時焊盤50mil，孔徑28mil 5、 注意電源線與地線應盡可能呈放射狀，以及信號線不能出現回環走線

這是個牽涉面大的問題。拋開其他因素，僅就PCB設計環節來說，我有以下幾點體會，供參考：

1.要有合理的走向：如輸入/輸出，交流/直流，強/弱信號，高頻/低頻，高壓/低壓等...，它們的走向應該是呈線形的(或分離)，不得相互交融。其目的是防止相互干擾。最好的走向是按直線，但一般不易實現，最不利的走向是環形，所幸的是可以設隔離帶來改善。對於是直流，小信號，低電壓PCB設計的要求可以低些。所以\"合理\"是相對的。

2.選擇好接地點：小小的接地點不知有多少工程技術人員對它做過多少論述，足見其重要性。一般情況下要求共點地，如：前向放大器的多條地線應匯合後再與幹線地相連等...。現實中，因受各種很難完全辦到，但應盡力遵循。這個問題在實際中是相當靈活的。每個人都有自己的一套解決方案。如能針對具體的電路板來解釋就容易理解。

3.合理佈置電源濾波/退耦電容：一般在原理圖中僅畫出若干電源濾波/退耦電容，但未指出它們各自應接於何處。其實這些電容是為開關器件(門電路)或其他需要濾波/退耦的件而設置的，佈置這些電容就應儘量靠近這些元部件，離得太遠就沒有作用了。有趣的，當電源濾波/退耦電容佈置的合理時，接地點的問題就顯得不那麼明顯。 4.線條有講究：有條件做寬的線決不做細；高壓及高頻線應園滑，不得有尖銳的倒角，拐彎也不得採用直角。地線應儘量寬，最好使用大面積敷銅，這對接地點問題有相當的改善。

5.有些問題雖然發生在後期製作中，但卻是PCB設計中帶來的，它們是：

過線孔太多，沉銅工藝稍有不慎就會埋下隱患。所以，設計中應儘量減少過線孔。同向並行的線條密度太大，焊接時很容易連成一片。所以，線密度應視焊接工藝的水準來確定。焊點的距離太小，不利於人工焊接，只能以降低工效來解決焊接品質。否則將留下隱患。所以，焊點的最小距離的確定應綜合考慮焊接人員的素質和工效。 焊盤或過線孔尺寸太小，或焊盤尺寸與鑽孔尺寸配合不當。前者對人工鑽孔不利，後對數控鑽孔不利。容易將焊盤鑽成\"c\"形，重則鑽掉焊盤。 導線太細，而大面積的未佈線區又沒有設置敷銅，容易造成腐蝕不均勻。即當未佈線區腐蝕完後，細導線很有可能腐蝕過

頭，或似斷非斷，或完全斷。所以，設置敷銅的作用不僅僅是增大地線面積和抗幹。

以上諸多因素都會對電路板的品質和將來產品的可靠性大打折扣。

在電子設備的PCB板電路中會大量使用感性元件和EMI濾波器元件。這些元件包括片式電感和片式磁珠，以下就這兩種器件的特點進行描述並分析他們的普通應用場合以及特殊應用場合。 表面貼裝元件的好處在於小的封裝尺寸和能夠滿足實際空間的要求。除了阻抗值，載流能力以及其他類似物理特性不同外，通孔接插件和表面貼裝器件的其他性能特點基本相同。 片式電感 在需要使用片式電感的場合，要求電感實現以下兩個基本功能：電路諧振和扼流電抗。諧振電路包括諧振發生電路，振盪電路，時鐘電路，脈衝電路，波形發生電路等等。諧振電路還包括高Q帶通濾波器電路。 要使電路產生諧振，必須有電容和電感同時存在於電路中。在電感的兩端存在寄生電容，這是由於器件兩個電極之間的鐵氧體本體相當於電容介質而產生的。在諧振電路中，電感必須具有高Q，窄的電感偏差，穩定的溫度係數，才能達到諧振電路窄帶，低的頻率溫度漂移的要求。 高Q電路具有尖銳的諧振峰值。窄的電感偏置保證諧振頻率偏差儘量小。穩

定的溫度係數保證諧振頻率具有穩定的溫度變化特性。 標準的徑向引出電感和軸向引出電感以及片式電感的差異僅僅在於封裝不一樣。電感結構包括介質材料（通常為氧化鋁陶瓷材料）上繞制線圈，或者空心線圈以及鐵磁性材料上繞制線圈。 在功率應用場合，作為扼流圈使用時，電感的主要參數是直流電阻（DCR）,額定電流，和低Q值。當作為濾波器使用時，希望寬頻寬特性，因此，並不需要電感的高Q特性。低的DCR可以保證最小的電壓降，DCR定義為元件在沒有交流信號下的直流電阻。 片式磁珠 片式磁珠的功能主要是消除存在於傳輸線結構（PCB電路）中的RF雜訊,RF能量是疊加在直流傳輸電平上的交流正弦波成分，直流成分是需要的有用信號,而射頻RF能量卻是無用的電磁干擾沿著線路傳輸和輻射（EMI）。要消除這些不需要的信號能量，使用片式磁珠扮演高頻電阻的角色（衰減器），該器件允許直流信號通過，而濾除交流信號。通常高頻信號為30MHz以上，然而，低頻信號也會受到片式磁珠的影響。

片式磁珠由軟磁鐵氧體材料組成，構成高體積電阻率的獨石結構。渦流損耗同鐵氧體材料的電阻率成反比。渦流損耗隨信號頻率的平方成正比。 使用片式磁珠的好處： 小型化和輕量化 在射頻雜訊頻率範圍內具有高阻抗，消除傳輸線中的電磁干擾。 閉合磁路結構，更好地消除信號的串繞。 極好的磁遮罩結構。 降低直流電阻，以免對有用信號產生過大的衰減。 顯著的高頻特性和阻抗特性（更好的消除RF能量）。 在高頻放大電路中消除寄生振盪。 有效的工作在幾個MHz到幾百MHz的頻率範圍內。 要正確的選擇磁珠，必須注意以下

幾點： 不需要的信號的頻率範圍為多少。 噪音源是誰。 需要多大的雜訊衰減。 環境條件是什麼（溫度，直流電壓，結構強度）。 電路和負載阻抗是多少。 是否有空間在PCB板上放置磁珠。 前三條通過觀察廠家提供的阻抗頻率曲線就可以判斷。在阻抗曲線中三條曲線都非常重要，即電阻，感抗和總阻抗。總阻抗通過ZR22πfL()2+:=fL來描述。典型的阻抗曲線如下圖所示：

通過這一曲線，選擇在希望衰減雜訊的頻率範圍內具有最大阻抗而在低頻和直流下信號衰減儘量小的磁珠型號。 片式磁珠在過大的直流電壓下，阻抗特性會受到影響，另外，如果工作溫升過高，或者外部磁場過大，磁珠的阻抗都會受到不利的影響。 使用片式磁珠和片式電感的原因： 是使用片式磁珠還是片式電感主要還在於應用。在諧振電路中需要使用片式電感。而需要消除不需要的EMI雜訊時，使用片式磁珠是最佳的選擇。 片式磁珠和片式電感的應用場合： 片式電感： 射頻（RF）和無線通訊，資訊技術設備，雷達檢波器，汽車電子，蜂窩電話，尋呼機，音頻設備，PDAs（個人數位助理），無線遙控系統以及低壓供電模組等。 片式磁珠： 時鐘發生電路，類比電路和數位電路之間的濾波，I/O輸入/輸出內部連接器（比如串口，並口，鍵盤，滑鼠，長途電信，本地局域網），射頻（RF）電路和易受干擾的邏輯設備之間，供電電路中濾除高頻傳導干擾，電腦，印表機，錄影機（VCRS）,電視系統和手提電話中的EMI雜訊抑止。

Q1：為什麼要接地?

Answer：接地技術的引入最初是為了防止電力或電子等設備遭雷擊而採取的保護性措施，目的是把雷電產生的雷擊電流通過避雷針引入到大地，從而起到保護建築物的作用。同時，接地也是保護人身安全的一種有效手段，當某種原因引起的相線（如電線絕緣不良，線路老化等）和設備外殼碰觸時，設備的外殼就會有危險電壓產生，由此生成的故障電流就會流經PE線到大地，從而起到保護作用。隨著電子通信和其他數位領域的發展，在接地系統中只考慮防雷和安全已遠遠不能滿足要求了。比如在通信系統中，大量設備之間信號的互連要求各設備都要有一個基準‘地'作為信號的參考地。而且隨著電子設備的複雜化，信號頻率越來越高，因此，在接地設計中，信號之間的互擾等電磁相容問題必須給予特別關注，否則，接地不當就會嚴重影響系統運行的可靠性和穩定性。最近，高速信號的信號回流技術中也引入了\"地\"的概念。

Q2：接地的定義

Answer: 在現代接地概念中、對於線路工程師來說，該術語的含義通常是‘線路電壓的參考點'；對於系統設計師來說，它常常是機櫃或機架；對電氣工程師來說，它是綠色安全地線或接到大地的意思。一個比較通用的定義是\"接地是電流返回其源的低阻抗通道\"。注意要求是\"低阻抗\"和\"通路\"。

Q3：常見的接地符號

Answer: PE,PGND,FG－保護地或機殼；BGND或DC-RETURN－直流－48V(+24V)電源（電池）回流；GND－工作地；DGND－數字地；AGND－模擬地；LGND－防雷保護地

Q4：合適的接地方式

Answer: 接地有多種方式，有單點接地，多點接地以及混合類型的接地。而單點接地又分為串聯單點接地和並聯單點接地。一般來說，單點接地用於簡單電路，不同功能模組之間接地區分，以及低頻（f<1MHz）電子線路。當設計高頻（f>10MHz）電路時就要採用多點接地了或者多層板（完整的地平面層）。

Q5：信號回流和跨分割的介紹

Answer：對於一個電子信號來說，它需要尋找一條最低阻抗的電流回流到地的途徑，所以如何處理這個信號回流就變得非常的關鍵。 第一，根據公式可以知道，輻射強度是和回路面積成正比的，就是說回流需要走的路徑越長，形成的環越大，它對外輻射的干擾也越大，所以，PCB布板的時候要盡可能減小電源回路和信號回路面積。 第二，對於一個高速信號來說，提供有好的信號回流可以保證它的信號品質，這是因為PCB上傳輸線的特性阻抗一般是以地層（或電源層）為參考來計算的，如果高速線附近有連續的地平面，這樣這條線的阻抗就能保持連續，如果有段線附近沒有了地參考，這樣阻抗就會發生

變化，不連續的阻抗從而會影響到信號的完整性。所以，佈線的時候要把高速線分配到靠近地平面的層，或者高速線旁邊並行走一兩條地線，起到遮罩和就近提供回流的功能。

第三，為什麼說佈線的時候儘量不要跨電源分割，這也是因為信號跨越了不同電源層後，它的回流途徑就會很長了，容易受到干擾。當然，不是嚴格要求不能跨越電源分割，對於低速的信號是可以的，因為產生的干擾相比信號可以不予關心。對於高速信號就要認真檢查，儘量不要跨越，可以通過調整電源部分的走線。（這是針對多層板多個電源供應情況說的）

Q6：為什麼要將類比地和數位地分開，如何分開?

Answer：類比信號和數位信號都要回流到地，因為數位信號變化速度快，從而在數位地上引起的雜訊就會很大，而類比信號是需要一個乾淨的地參考工作的。如果類比地和數位地混在一起，雜訊就會影響到類比信號。

一般來說，類比地和數位地要分開處理，然後通過細的走線連在一起，或者單點接在一起。總的思想是儘量阻隔數位地上的雜訊竄到類比地上。當然這也不是非常嚴格的要求類比地和數位地必須分開，如果類比部分附近的數位地還是很乾淨的話可以合在一起。

Q7：單板上的信號如何接地?

Answer：對於一般器件來說，就近接地是最好的，採用了擁有完整地

平面的多層板設計後，對於一般信號的接地就非常容易了，基本原則是保證走線的連續性，減少過孔數量；靠近地平面或者電源平面，等等。

Q8：單板的介面器件如何接地?

Answer：有些單板會有對外的輸入輸出介面，比如串口連接器，網口RJ45連接器等等，如果對它們的接地設計得不好也會影響到正常工作，例如網口互連有誤碼，丟包等，並且會成為對外的電磁干擾源，把板內的雜訊向外發送。一般來說會單獨分割出一塊獨立的介面地，與信號地的連接採用細的走線連接，可以串上0歐姆或者小阻值的電阻。細的走線可以用來阻隔信號地上噪音過到介面地上來。同樣的，對介面地和介面電源的濾波也要認真考慮。

Q9：帶遮罩層的電纜線的遮罩層如何接地?

Answer：遮罩電纜的遮罩層都要接到單板的介面地上而不是信號地上，這是因為信號地上有各種的雜訊，如果遮罩層接到了信號地上，雜訊電壓會驅動共模電流沿遮罩層向外干擾，所以設計不好的電纜線一般都是電磁干擾的最大雜訊輸出源。當然前提是介面地也要非常的乾淨。

最近看了些PCB技術方面的帖子，予以轉載，以期學習。 1、如何選擇PCB板材？

選擇PCB板材必須在滿足設計需求和可量產性及成本中間取得平衡點。設計需求包含電氣和機構這兩部分。通常在設計非常高速的PCB板子(大於GHz的頻率)時這材質問題會比較重要。例如，現在常用的FR-4材質，在幾個GHz的頻率時的介質損(dielectric loss)會對信號衰減有很大的影響，可能就不合用。就電氣而言，要注意介電常數(dielectric constant)和介質損在所設計的頻率是否合用。 2、如何避免高頻干擾？

避免高頻干擾的基本思路是儘量降低高頻信號電磁場的干擾，也就是所謂的串擾(Crosstalk)。可用拉大高速信號和類比信號之間的距離，或加ground guard/shunt traces在類比信號旁邊。還要注意數位地對類比地的雜訊干擾。

3、在高速設計中，如何解決信號的完整性問題？

信號完整性基本上是阻抗匹配的問題。而影響阻抗匹配的因素有信號源的架構和輸出阻抗(output impedance)，走線的特性阻抗，負載端的特性，走線的拓樸(topology)架構等。解決的方式是靠端接(termination)與調整走線的拓樸。 4、差分佈線方式是如何實現的？

差分對的佈線有兩點要注意，一是兩條線的長度要儘量一樣長，另一是兩線的間距(此間距由差分阻抗決定)要一直保持不變，也就是要保

持平行。平行的方式有兩種，一為兩條線走在同一走線層

(side-by-side)，一為兩條線走在上下相鄰兩層(over-under)。一般以前者side-by-side實現的方式較多。

5、對於只有一個輸出端的時鐘信號線，如何實現差分佈線？ 要用差分佈線一定是信號源和接收端也都是差分信號才有意義。所以對只有一個輸出端的時鐘信號是無法使用差分佈線的。 6、接收端差分線對之間可否加一匹配電阻？

接收端差分線對間的匹配電阻通常會加, 其值應等於差分阻抗的值。這樣信號品質會好些。

7、為何差分對的佈線要靠近且平行？

對差分對的佈線方式應該要適當的靠近且平行。所謂適當的靠近是因為這間距會影響到差分阻抗(differential impedance)的值, 此值是設計差分對的重要參數。需要平行也是因為要保持差分阻抗的一致性。若兩線忽遠忽近, 差分阻抗就會不一致, 就會影響信號完整性(signal integrity)及時間延遲(timing delay)。 8、如何處理實際佈線中的一些理論衝突的問題

1. 基本上, 將模/數地分割隔離是對的。 要注意的是信號走線儘量不要跨過有分割的地方(moat), 還有不要讓電源和信號的回流電流路徑(returning current path)變太大。 2. 晶振是類比的正回饋振盪電路, 要有穩定的振盪信號, 必須滿足loop gain與phase的規範, 而這類比信號的振盪規範很容易受到干擾, 即使加ground guard traces可能也無法完全隔離干擾。 而且離的太遠, 地平面上的雜訊

也會影響正回饋振盪電路。 所以, 一定要將晶振和晶片的距離進可能靠近。 3. 確實高速佈線與EMI的要求有很多衝突。 但基本原則是因EMI所加的電阻電容或ferrite bead, 不能造成信號的一些電氣特性不符合規範。 所以, 最好先用安排走線和PCB疊層的技巧來解決或減少EMI的問題, 如高速信號走內層。 最後才用電阻電容或ferrite bead的方式, 以降低對信號的傷害。

9、如何解決高速信號的手工佈線和自動佈線之間的矛盾？ 現在較強的佈線軟體的自動佈線器大部分都有設定約束條件來控制繞線方式及過孔數目。 各家EDA公司的繞線引擎能力和約束條件的設定項目有時相差甚遠。 例如, 是否有足夠的約束條件控制蛇行線(serpentine)蜿蜒的方式, 能否控制差分對的走線間距等。 這會影響到自動佈線出來的走線方式是否能符合設計者的想法。 另外, 手動調整佈線的難易也與繞線引擎的能力有絕對的關係。 例如, 走線的推擠能力, 過孔的推擠能力, 甚至走線對敷銅的推擠能力等等。 所以, 選擇一個繞線引擎能力強的佈線器, 才是解決之道。 10、關於test coupon。

test coupon是用來以TDR (Time Domain Reflectometer) 測量所生產的PCB板的特性阻抗是否滿足設計需求。 一般要控制的阻抗有單根線和差分對兩種情況。 所以， test coupon上的走線線寬和線距(有差分對時)要與所要控制的線一樣。 最重要的是測量時接地點的位置。 為了減少接地引線(ground lead)的電感值， TDR探棒(probe)接地的地方通常非常接近量信號的地方(probe tip)， 所以， test

coupon上量測信號的點跟接地點的距離和方式要符合所用的探棒。詳情參考如下鏈結1.

http://developer.intel.com/design/chipsets/applnots/pcd_pres399.pdf2. http://www.Polarinstruments.com/index.html (點選Application notes)

11、在高速PCB設計中，信號層的空白區域可以敷銅，而多個信號層的敷銅在接地和接電源上應如何分配？

一般在空白區域的敷銅絕大部分情況是接地。 只是在高速信號線旁敷銅時要注意敷銅與信號線的距離， 因為所敷的銅會降低一點走線的特性阻抗。 也要注意不要影響到它層的特性阻抗， 例如在dual stripline的結構時。

12、是否可以把電源平面上面的信號線使用微帶線模型計算特性阻抗？電源和地平面之間的信號是否可以使用帶狀線模型計算？ 是的， 在計算特性阻抗時電源平面跟地平面都必須視為參考平面。 例如四層板: 頂層-電源層-地層-底層， 這時頂層走線特性阻抗的模型是以電源平面為參考平面的微帶線模型。

13、在高密度印製板上通過軟體自動產生測試點一般情況下能滿足大批量生產的測試要求嗎？

一般軟體自動產生測試點是否滿足測試需求必須看對加測試點的規範是否符合測試機具的要求。另外，如果走線太密且加測試點的規範比較嚴，則有可能沒辦法自動對每段線都加上測試點，當然，需要手動補齊所要測試的地方。

14、添加測試點會不會影響高速信號的品質？

至於會不會影響信號品質就要看加測試點的方式和信號到底多快而定。基本上外加的測試點(不用線上既有的穿孔(via or DIP pin)當測試點)可能加線上上或是從線上拉一小段線出來。前者相當於是加上一個很小的電容線上上，後者則是多了一段分支。這兩個情況都會對高速信號多多少少會有點影響，影響的程度就跟信號的頻率速度和信號緣變化率(edge rate)有關。影響大小可透過仿真得知。原則上測試點越小越好(當然還要滿足測試機具的要求)分支越短越好。 15、若干PCB組成系統，各板之間的地線應如何連接？

各個PCB板子相互連接之間的信號或電源在動作時，例如A板子有電源或信號送到B板子，一定會有等量的電流從地層流回到A板子 (此為Kirchoff current law)。這地層上的電流會找阻抗最小的地方流回去。所以，在各個不管是電源或信號相互連接的介面處，分配給地層的管腳數不能太少，以降低阻抗，這樣可以降低地層上的雜訊。另外，也可以分析整個電流環路，尤其是電流較大的部分，調整地層或地線的接法，來控制電流的走法(例如，在某處製造低阻抗，讓大部分的電流從這個地方走)，降低對其他較敏感信號的影響。 16、能介紹一些國外關於高速PCB設計的技術書籍和資料嗎？ 現在高速數位電路的應用有通信網路和電腦等相關領域。在通信網路方面，PCB板的工作頻率已達GHz上下，迭層數就我所知有到40層之多。電腦相關應用也因為晶片的進步，無論是一般的PC或伺服器(Server)，板子上的最高工作頻率也已經達到400MHz (如Rambus) 以

上。因應這高速高密度走線需求，盲埋孔(blind/buried vias)、mircrovias及build-up制程工藝的需求也漸漸越來越多。 這些設計需求都有廠商可大量生產。 以下提供幾本不錯的技術書籍： 1.Howard W. Johnson，\"High-Speed Digital Design - A Handbook of Black Magic\"； 2.Stephen H. Hall，\"High-Speed Digital System Design\"； 3.Brian Yang，\"Digital Signal Integrity\"；4.Dooglas Brook，\"Integrity Issues and printed Circuit Board Design\"。 17、兩個常被參考的特性阻抗公式： a.微帶線(microstrip)

Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)] 其中，W為線寬，T為走線的銅皮厚度，H為走線到參考平面的距離，Er是PCB板材質的介電常數(dielectric constant)。此公式必須在0.1<(W/H)<2.0及1<(Er)<15的情況才能應用。 b.帶狀線(stripline)

Z=[60/sqrt(Er)]ln{4H/[0.67π(T+0.8W)]} 其中，H為兩參考平面的距離，並且走線位於兩參考平面的中間。此公式必須在W/H<0.35及T/H<0.25的情況才能應用。 18、差分信號線中間可否加地線？

差分信號中間一般是不能加地線。因為差分信號的應用原理最重要的一點便是利用差分信號間相互耦合(coupling)所帶來的好處，如flux cancellation，抗雜訊(noise immunity)能力等。若在中間加地線，便會破壞耦合效應。

19、剛柔板設計是否需要專用設計軟體與規範？國內何處可以承接該

類電路板加工？

可以用一般設計PCB的軟體來設計柔性電路板(Flexible Printed Circuit)。一樣用Gerber格式給FPC廠商生產。由於製造的工藝和一般PCB不同，各個廠商會依據他們的製造能力會對最小線寬、最小線距、最小孔徑(via)有其。除此之外，可在柔性電路板的轉折處鋪些銅皮加以補強。至於生產的廠商可上網\"FPC\"當關鍵字查詢應該可以找到。

20、適當選擇PCB與外殼接地的點的原則是什麼？

選擇PCB與外殼接地點選擇的原則是利用chassis ground提供低阻抗的路徑給回流電流(returning current)及控制此回流電流的路徑。例如，通常在高頻器件或時鐘產生器附近可以借固定用的螺絲將PCB的地層與chassis ground做連接，以儘量縮小整個電流回路面積，也就減少電磁輻射。

21、電路板DEBUG應從那幾個方面著手？

就數位電路而言，首先先依序確定三件事情： 1. 確認所有電源值的大小均達到設計所需。有些多重電源的系統可能會要求某些電源之間起來的順序與快慢有某種規範。 2. 確認所有時鐘信號頻率都工作正常且信號邊緣上沒有非單調(non-monotonic)的問題。3. 確認reset信號是否達到規範要求。 這些都正常的話，晶片應該要發出第一個週期(cycle)的信號。接下來依照系統運作原理與bus protocol來debug。

22、在電路板尺寸固定的情況下，如果設計中需要容納更多的功能，

就往往需要提高PCB的走線密度，但是這樣有可能導致走線的相互干擾增強，同時走線過細也使阻抗無法降低，請專家介紹在高速（>100MHz）高密度PCB設計中的技巧?

在設計高速高密度PCB時，串擾(crosstalk interference)確實是要特別注意的，因為它對時序(timing)與信號完整性(signal integrity)有很大的影響。以下提供幾個注意的地方： 1.控制走線特性阻抗的連續與匹配。 2.走線間距的大小。一般常看到的間距為兩倍線寬。可以透過仿真來知道走線間距對時序及信號完整性的影響，找出可容忍的最小間距。不同晶片信號的結果可能不同。 3.選擇適當的端接方式。 4.避免上下相鄰兩層的走線方向相同，甚至有走線正好上下重迭在一起，因為這種串擾比同層相鄰走線的情形還大。 5.利用盲埋孔(blind/buried via)來增加走線面積。但是PCB板的製作成本會增加。 在實際執行時確實很難達到完全平行與等長，不過還是要儘量做到。除此以外，可以預留差分端接和共模端接，以緩和對時序與信號完整性的影響。

23、模擬電源處的濾波經常是用LC電路。但是為什麼有時LC比RC濾波效果差？

LC與RC濾波效果的比較必須考慮所要濾掉的頻帶與電感值的選擇是否恰當。 因為電感的感抗(reactance)大小與電感值和頻率有關。如果電源的雜訊頻率較低，而電感值又不夠大，這時濾波效果可能不如RC。但是，使用RC濾波要付出的代價是電阻本身會耗能，效率較差，且要注意所選電阻能承受的功率。

24、濾波時選用電感，電容值的方法是什麼？

電感值的選用除了考慮所想濾掉的雜訊頻率外，還要考慮暫態電流的反應能力。如果LC的輸出端會有機會需要瞬間輸出大電流，則電感值太大會阻礙此大電流流經此電感的速度，增加紋波雜訊(ripple noise)。 電容值則和所能容忍的紋波雜訊規範值的大小有關。紋波雜訊值要求越小，電容值會較大。而電容的ESR/ESL也會有影響。 另外，如果這LC是放在開關式電源(switching regulation power)的輸出端時，還要注意此LC所產生的極點零點(pole/zero)對負反饋控制(negative feedback control)回路穩定度的影響。 25、如何盡可能的達到EMC要求，又不致造成太大的成本壓力？ PCB板上會因EMC而增加的成本通常是因增加地層數目以增強遮罩效應及增加了ferrite bead、choke等抑制高頻諧波器件的緣故。除此之外，通常還是需搭配其他機構上的遮罩結構才能使整個系統通過EMC的要求。以下僅就PCB板的設計技巧提供幾個降低電路產生的電磁輻射效應。 1、盡可能選用信號斜率(slew rate)較慢的器件，以降低信號所產生的高頻成分。 2、注意高頻器件擺放的位置，不要太靠近對外的連接器。 3、注意高速信號的阻抗匹配，走線層及其回流電流路徑(return current path)， 以減少高頻的反射與輻射。 4、在各器件的電源管腳放置足夠與適當的去耦合電容以緩和電源層和地層上的雜訊。特別注意電容的頻率響應與溫度的特性是否符合設計所需。 5、對外的連接器附近的地可與地層做適當分割，並將連接器的地就近接到chassis ground。 6、可適當運用ground guard/shunt

traces在一些特別高速的信號旁。但要注意guard/shunt traces對走線特性阻抗的影響。 7、電源層比地層內縮20H，H為電源層與地層之間的距離。

26、當一塊PCB板中有多個數/模功能塊時，常規做法是要將數/模地分開，原因何在？

將數/模地分開的原因是因為數位電路在高低電位切換時會在電源和地產生雜訊，雜訊的大小跟信號的速度及電流大小有關。如果地平面上不分割且由數位區域電路所產生的雜訊較大而類比區域的電路又非常接近，則即使數模信號不交叉， 類比的信號依然會被地雜訊干擾。也就是說數模地不分割的方式只能在類比電路區域距產生大雜訊的數位電路區域較遠時使用。

27、另一種作法是在確保數/模分開佈局，且數/模信號走線相互不交叉的情況下，整個PCB板地不做分割，數/模地都連到這個地平面上。道理何在？

數模信號走線不能交叉的要求是因為速度稍快的數位信號其返回電流路徑(return current path)會儘量沿著走線的下方附近的地流回數位信號的源頭，若數模信號走線交叉，則返回電流所產生的雜訊便會出現在類比電路區域內。

28、在高速PCB設計原理圖設計時，如何考慮阻抗匹配問題？ 在設計高速PCB電路時，阻抗匹配是設計的要素之一。而阻抗值跟走線方式有絕對的關係， 例如是走在表面層(microstrip)或內層(stripline/double stripline)，與參考層(電源層或地層)的距離，

走線寬度，PCB材質等均會影響走線的特性阻抗值。也就是說要在佈線後才能確定阻抗值。一般仿真軟體會因線路模型或所使用的數學演算法的而無法考慮到一些阻抗不連續的佈線情況，這時候在原理圖上只能預留一些terminators(端接)，如串聯電阻等，來緩和走線阻抗不連續的效應。真正根本解決問題的方法還是佈線時儘量注意避免阻抗不連續的發生。

29、哪里能提供比較準確的IBIS模型庫？

IBIS模型的準確性直接影響到仿真的結果。基本上IBIS可看成是實際晶片I/O buffer等效電路的電氣特性資料，一般可由SPICE模型轉換而得 (亦可採用測量， 但較多)，而SPICE的資料與晶片製造有絕對的關係，所以同樣一個器件不同晶片廠商提供，其SPICE的資料是不同的，進而轉換後的IBIS模型內之資料也會隨之而異。也就是說，如果用了A廠商的器件，只有他們有能力提供他們器件準確模型資料，因為沒有其他人會比他們更清楚他們的器件是由何種工藝做出來的。如果廠商所提供的IBIS不準確， 只能不斷要求該廠商改進才是根本解決之道。

30、在高速PCB設計時，設計者應該從那些方面去考慮EMC、EMI的規則呢？

一般EMI/EMC設計時需要同時考慮輻射(radiated)與傳導

(conducted)兩個方面. 前者歸屬於頻率較高的部分(>30MHz)後者則是較低頻的部分(<30MHz). 所以不能只注意高頻而忽略低頻的部分.一個好的EMI/EMC設計必須一開始佈局時就要考慮到器件的位置,

PCB迭層的安排, 重要聯機的走法, 器件的選擇等, 如果這些沒有事前有較佳的安排, 事後解決則會事倍功半, 增加成本. 例如時鐘產生器的位置儘量不要靠近對外的連接器, 高速信號儘量走內層並注意特性阻抗匹配與參考層的連續以減少反射, 器件所推的信號之斜率(slew rate)儘量小以減低高頻成分, 選擇去耦合

(decoupling/bypass)電容時注意其頻率回應是否符合需求以降低電源層雜訊. 另外, 注意高頻信號電流之回流路徑使其回路面積儘量小(也就是回路阻抗loop impedance儘量小)以減少輻射. 還可以用分割地層的方式以控制高頻雜訊的範圍. 最後, 適當的選擇PCB與外殼的接地點(chassis ground)。 31、如何選擇EDA工具？

目前的pcb設計軟體中，熱分析都不是強項，所以並不建議選用，其他的功能1.3.4可以選擇PADS或Cadence性能價格比都不錯。 PLD的設計的初學者可以採用PLD晶片廠家提供的集成環境，在做到百萬門以上的設計時可以選用單點工具。

32、請推薦一種適合於高速信號處理和傳輸的EDA軟體。 常規的電路設計，INNOVEDA 的 PADS 就非常不錯，且有配合用的仿真軟體，而這類設計往往佔據了70%的應用場合。在做高速電路設計，類比和數位混合電路，採用Cadence的解決方案應該屬於性能價格比較好的軟體，當然Mentor的性能還是非常不錯的，特別是它的設計流程管理方面應該是最為優秀的。（大唐電信技術專家 王升） 33、對PCB板各層含義的解釋

Topoverlay ----頂層器件名稱， 也叫 top silkscreen 或者 top component legend, 比如 R1 C5, IC10.bottomoverlay----同理multilayer-----如果你設計一個4層板，你放置一個 free pad or via, 定義它作為multilay 那麼它的pad就會自動出現在4個層 上，如果你只定義它是top layer, 那麼它的pad就會只出現在頂層上。

34、2G以上高頻PCB設計，走線,排版,應重點注意哪些方面？ 2G以上高頻PCB屬於射頻電路設計，不在高速數位電路設計討論範圍內。而射頻電路的佈局（layout)和佈線（routing)應該和原理圖一起考慮的，因為佈局佈線都會造成分佈效應。而且，射頻電路設計一些無源器件是通過參數化定義，特殊形狀銅箔實現，因此要求EDA工具能夠提供參數化器件，能夠編輯特殊形狀銅箔。Mentor公司的boardstation中有專門的RF設計模組，能夠滿足這些要求。而且，一般射頻設計要求有專門射頻電路分析工具，業界最著名的是agilent的eesoft，和Mentor的工具有很好的介面。 35、2G以上高頻PCB設計，微帶的設計應遵循哪些規則?

射頻微帶線設計，需要用三維場分析工具提取傳輸線參數。所有的規則應該在這個場提取工具中規定。

36、對於全數位信號的PCB，板上有一個80MHz的鐘源。除了採用絲網（接地）外，為了保證有足夠的驅動能力，還應該採用什麼樣的電路進行保護？

確保時鐘的驅動能力，不應該通過保護實現，一般採用時鐘驅動晶

片。一般擔心時鐘驅動能力，是因為多個時鐘負載造成。採用時鐘驅動晶片，將一個時鐘信號變成幾個，採用點到點的連接。選擇驅動晶片，除了保證與負載基本匹配，信號沿滿足要求（一般時鐘為沿有效信號），在計算系統時序時，要算上時鐘在驅動晶片內時延。 37、如果用單獨的時鐘信號板，一般採用什麼樣的介面，來保證時鐘信號的傳輸受到的影響小？

時鐘信號越短，傳輸線效應越小。採用單獨的時鐘信號板，會增加信號佈線長度。而且單板的接地供電也是問題。如果要長距離傳輸，建議採用差分信號。LVDS信號可以滿足驅動能力要求，不過您的時鐘不是太快，沒有必要。

38、27M,SDRAM時鐘線（80M-90M），這些時鐘線二三次諧波剛好在VHF波段，從接收端高頻竄入後干擾很大。除了縮短線長以外，還有那些好辦法？

如果是三次諧波大，二次諧波小，可能因為信號占空比為50%，因為這種情況下，信號沒有偶次諧波。這時需要修改一下信號占空比。此外，對於如果是單向的時鐘信號，一般採用源端串聯匹配。這樣可以抑制二次反射，但不會影響時鐘沿速率。源端匹配值，可以採用下圖公式得到。

39、什麼是走線的拓撲架構？

Topology,有的也叫routing order.對於多埠連接的網路的佈線次序。

40、怎樣調整走線的拓撲架構來提高信號的完整性？

這種網路信號方向比較複雜，因為對單向，雙向信號，不同電平種類信號，拓樸影響都不一樣，很難說哪種拓樸對信號品質有利。而且作前仿真時，採用何種拓朴對工程師要求很高，要求對電路原理，信號類型，甚至佈線難度等都要瞭解。 41、怎樣通過安排迭層來減少EMI問題？

首先，EMI要從系統考慮，單憑PCB無法解決問題。層疊對EMI來講，我認為主要是提供信號最短回流路徑，減小耦合面積，抑制差模干擾。另外地層與電源層緊耦合，適當比電源層外延，對抑制共模干擾有好處。 42、為何要鋪銅？

一般鋪銅有幾個方面原因。１，EMC.對於大面積的地或電源鋪銅，會起到遮罩作用，有些特殊地，如PGND起到防護作用。２，PCB工藝要求。一般為了保證電鍍效果，或者層壓不變形，對於佈線較少的PCB板層鋪銅。３，信號完整性要求，給高頻數位信號一個完整的回流路徑，並減少直流網路的佈線。當然還有散熱，特殊器件安裝要求鋪銅等等原因。

43、在一個系統中，包含了dsp和pld，請問佈線時要注意哪些問題呢？

看你的信號速率和佈線長度的比值。如果信號在傳輸線上的時延和信號變化沿時間可比的話，就要考慮信號完整性問題。另外對於多個DSP，時鐘，資料信號走線拓普也會影響信號品質和時序，需要關注。 44、除protel工具佈線外，還有其他好的工具嗎？

至於工具，除了PROTEL，還有很多佈線工具，如MENTOR的WG2000,EN2000系列和powerpcb，Cadence的allegro，zuken的cadstar,cr5000等，各有所長。 45、什麼是\"信號回流路徑\"？

信號回流路徑,即return current。高速數位信號在傳輸時，信號的流向是從驅動器沿PCB傳輸線到負載，再由負載沿著地或電源通過最短路徑返回驅動器端。這個在地或電源上的返回信號就稱信號回流路徑。Dr.Johson在他的書中解釋，高頻信號傳輸，實際上是對傳輸線與直流層之間包夾的介質電容充電的過程。SI分析的就是這個圍場的電磁特性，以及他們之間的耦合。 46、如何對接插件進行SI分析？

在IBIS3.2規範中，有關於接插件模型的描述。一般使用EBD模型。如果是特殊板，如背板，需要SPICE模型。也可以使用多板仿真軟體（HYPERLYNX或IS_multiboard），建立多板系統時，輸入接插件的分佈參數，一般從接插件手冊中得到。當然這種方式會不夠精確，但只要在可接受範圍內即可。 47、請問端接的方式有哪些？

端接（terminal）,也稱匹配。一般按照匹配位置分有源端匹配和終端匹配。其中源端匹配一般為電阻串聯匹配，終端匹配一般為並聯匹配，方式比較多，有電阻上拉，電阻下拉，大衛南匹配，AC匹配，肖特基二極體匹配。

48、採用端接（匹配）的方式是由什麼因素決定的？

匹配採用方式一般由BUFFER特性，拓普情況，電平種類和判決方式來決定，也要考慮信號占空比，系統功耗等。 49、採用端接（匹配）的方式有什麼規則？

數位電路最關鍵的是時序問題，加匹配的目的是改善信號品質，在判決時刻得到可以確定的信號。對於電平有效信號，在保證建立、保持時間的前提下，信號品質穩定；對延有效信號，在保證信號延單調性前提下，信號變化延速度滿足要求。Mentor ICX產品教材中有關於匹配的一些資料。另外《High Speed Digital design a hand book of blackmagic》有一章專門對terminal的講述，從電磁波原理上講述匹配對信號完整性的作用，可供參考。

50、能否利用器件的IBIS模型對器件的邏輯功能進行仿真？如果不能，那麼如何進行電路的板級和系統級仿真？

IBIS模型是行為級模型，不能用於功能仿真。功能仿真，需要用SPICE模型，或者其他結構級模型

51、在數位和類比並存的系統中，有2種處理方法，一個是數位地和類比地分開，比如在地層，數位地是獨立地一塊，類比地獨立一塊，單點用銅皮或FB磁珠連接，而電源不分開；另一種是類比電源和數位電源分開用FB連接，而地是統一地地。請問李先生，這兩種方法效果是否一樣？

應該說從原理上講是一樣的。因為電源和地對高頻信號是等效的。區分類比和數位部分的目的是為了抗干擾，主要是數位電路對類比電路的干擾。但是，分割可能造成信號回流路徑不完整，影響數位信號的

信號品質，影響系統EMC品質。因此，無論分割哪個平面，要看這樣作，信號回流路徑是否被增大，回流信號對正常工作信號干擾有多大。現在也有一些混合設計，不分電源和地，在佈局時，按照數位部分、類比部分分開佈局佈線，避免出現跨區信號。 52、安規問題：FCC、EMC的具體含義是什麼？

FCC: federal communication commission 美國通信委員會EMC: electro megnetic compatibility 電磁相容FCC是個標準組織，EMC是一個標準。標準頒佈都有相應的原因，標準和測試方法。 53、何謂差分佈線？

差分信號，有些也稱差動信號，用兩根完全一樣，極性相反的信號傳輸一路資料，依靠兩根信號電平差進行判決。為了保證兩根信號完全一致，在佈線時要保持並行，線寬、線間距保持不變。 、PCB仿真軟體有哪些？

仿真的種類很多，高速數位電路信號完整性分析仿真分析(SI)常用軟體有icx,signalvision,hyperlynx,XTK,speectraquest等。有些也用Hspice。

55、PCB仿真軟體是如何進行LAYOUT仿真的？

高速數位電路中，為了提高信號品質，降低佈線難度，一般採用多層板，分配專門的電源層，地層。

56、在佈局、佈線中如何處理才能保證50M以上信號的穩定性 高速數位信號佈線，關鍵是減小傳輸線對信號品質的影響。因此，100M以上的高速信號佈局時要求信號走線儘量短。數位電路中，高速信號

是用信號上升延時間來界定的。而且，不同種類的信號（如TTL,GTL,LVTTL），確保信號品質的方法不一樣。

57、室外單元的射頻部分，中頻部分，乃至對室外單元進行監控的低頻電路部分往往採用部署在同一PCB上，請問對這樣的PCB在材質上有何要求？如何防止射頻，中頻乃至低頻電路互相之間的干擾？ 混合電路設計是一個很大的問題。很難有一個完美的解決方案。一般射頻電路在系統中都作為一個獨立的單板進行佈局佈線，甚至會有專門的遮罩腔體。而且射頻電路一般為單面或雙面板，電路較為簡單，所有這些都是為了減少對射頻電路分佈參數的影響，提高射頻系統的一致性。相對於一般的FR4材質，射頻電路板傾向與採用高Q值的基材，這種材料的介電常數比較小，傳輸線分佈電容較小，阻抗高，信號傳輸時延小。在混合電路設計中，雖然射頻，數位電路做在同一塊PCB上，但一般都分成射頻電路區和數位電路區，分別佈局佈線。之間用接地過孔帶和遮罩盒遮罩。

58、對於射頻部分，中頻部分和低頻電路部分部署在同一PCB上，mentor有什麼解決方案？

Mentor的板級系統設計軟體，除了基本的電路設計功能外，還有專門的RF設計模組。在RF原理圖設計模組中，提供參數化的器件模型，並且提供和EESOFT等射頻電路分析仿真工具的雙向介面；在RF LAYOUT模組中，提供專門用於射頻電路佈局佈線的圖案編輯功能，也有和EESOFT等射頻電路分析仿真工具的雙向介面，對於分析仿真後的結果可以反標回原理圖和PCB。同時，利用Mentor軟體的設計

管理功能，可以方便的實現設計複用，設計派生，和協同設計。大大加速混合電路設計進程。手機板是典型的混合電路設計，很多大型手機設計製造商都利用Mentor加安傑倫的eesoft作為設計平臺。 59、mentor的產品結構如何？

Mentor Graphics的PCB工具有WG(原veribest)系列和Enterprise(boardstation)系列。詳細資訊，請登錄http://www.mentor.com/。

60、Mentor的PCB設計軟體對BGA、PGA、COB等封裝是如何支持的？ Mentor的autoactive RE由收購得來的veribest發展而來，是業界第一個無網格，任意角度佈線器。眾所周知，對於球柵陣列，COB器件，無網格，任意角度佈線器是解決布通率的關鍵。在最新的autoactive RE中，新增添了推擠過孔，銅箔，REROUTE等功能，使它應用更方便。另外，他支持高速佈線，包括有時延要求信號佈線和差分對佈線。

61、Mentor的PCB設計軟體對差分線隊的處理又如何？

Mentor軟體在定義好差分對屬性後，兩根差分對可以一起走線，嚴格保證差分對線寬，間距和長度差，遇到障礙可以自動分開，在換層時可以選擇過孔方式。

62、在一塊12層PCb板上，有三個電源層2.2v，3.3v,5v，將三個電源各作在一層，地線該如何處理？

一般說來，三個電源分別做在三層，對信號品質比較好。因為不大可能出現信號跨平面層分割現象。跨分割是影響信號品質很關鍵的一個

因素，而仿真軟體一般都忽略了它。對於電源層和地層，對高頻信號來說都是等效的。在實際中，除了考慮信號品質外，電源平面耦合(利用相鄰地平面降低電源平面交流阻抗)，層疊對稱，都是需要考慮的因素。

63、PCB在出廠時如何檢查是否達到了設計工藝要求？

很多PCB廠家在PCB加工完成出廠前，都要經過加電的網路通斷測試，以確保所有聯線正確。同時，越來越多的廠家也採用x光測試，檢查蝕刻或層壓時的一些故障。對於貼片加工後的成品板，一般採用ICT測試檢查，這需要在PCB設計時添加ICT測試點。如果出現問題，也可以通過一種特殊的X光檢查設備排除是否加工原因造成故障。 、\"機構的防護\"是不是機殼的防護？

是的。機殼要儘量嚴密，少用或不用導電材料，盡可能接地。 65、在晶片選擇的時候是否也需要考慮晶片本身的esd問題？ 不論是雙層板還是多層板，都應儘量增大地的面積。在選擇晶片時要考慮晶片本身的ESD特性，這些在晶片說明中一般都有提到，而且即使不同廠家的同一種晶片性能也會有所不同。設計時多加注意，考慮的全面一點，做出電路板的性能也會得到一定的保證。但ESD的問題仍然可能出現，因此機構的防護對ESD的防護也是相當重要的。 66、在做pcb板的時候，為了減小干擾，地線是否應該構成閉和形式？ 在做PCB板的時候，一般來講都要減小回路面積，以便減少干擾，布地線的時候，也不 應布成閉合形式，而是布成樹枝狀較好，還有就是要盡可能增大地的面積。

67、如果模擬器用一個電源，pcb板用一個電源，這兩個電源的地是否應該連在一起？

如果可以採用分離電源當然較好，因為如此電源間不易產生干擾，但大部分設備是有具體要求的。既然模擬器和PCB板用的是兩個電源，按我的想法是不該將其共地的。

68、一個電路由幾塊pcb板構成，他們是否應該共地？

一個電路由幾塊PCB構成，多半是要求共地的，因為在一個電路中用幾個電源畢竟是不太實際的。但如果你有具體的條件，可以用不同電源當然干擾會小些。

69、設計一個手持產品，帶LCD，外殼為金屬。測試ESD時，無法通過ICE-1000-4-2的測試，CONTACT只能通過1100V，AIR可以通過6000V。ESD耦合測試時，水準只能可以通過3000V，垂直可以通過4000V測試。CPU主頻為33MHZ。有什麼方法可以通過ESD測試？ 手持產品又是金屬外殼，ESD的問題一定比較明顯，LCD也恐怕會出現較多的不良現象。如果沒辦法改變現有的金屬材質，則建議在機構內部加上防電材料，加強PCB的地，同時想辦法讓LCD接地。當然，如何操作要看具體情況。

70、設計一個含有DSP，PLD的系統，該從那些方面考慮ESD？ 就一般的系統來講，主要應考慮人體直接接觸的部分，在電路上以及機構上進行適當的保護。至於ESD會對系統造成多大的影響，那還要依不同情況而定。乾燥的環境下，ESD現象會比較嚴重，較敏感精細的系統，ESD的影響也會相對明顯。雖然大的系統有時ESD影響並不

明顯，但設計時還是要多加注意，儘量防患於未然。 71、PCB設計中，如何避免串擾？

變化的信號（例如階躍信號）沿傳輸線由A到B傳播，傳輸線C-D上會產生耦合信號，變化的信號一旦結束也就是信號恢復到穩定的直流電平時，耦合信號也就不存在了，因此串擾僅發生在信號跳變的過程當中，並且信號沿的變化（轉換率）越快，產生的串擾也就越大。空間中耦合的電磁場可以提取為無數耦合電容和耦合電感的集合，其中由耦合電容產生的串擾信號在受害網路上可以分成前向串擾和反向串擾Sc，這個兩個信號極性相同；由耦合電感產生的串擾信號也分成前向串擾和反向串擾SL，這兩個信號極性相反。耦合電感電容產生的前向串擾和反向串擾同時存在，並且大小幾乎相等，這樣，在受害網路上的前向串擾信號由於極性相反，相互抵消，反向串擾極性相同，疊加增強。串擾分析的模式通常包括默認模式，三態模式和最壞情況模式分析。默認模式類似我們實際對串擾測試的方式，即侵害網路驅動器由翻轉信號驅動，受害網路驅動器保持初始狀態（高電平或低電平），然後計算串擾值。這種方式對於單向信號的串擾分析比較有效。三態模式是指侵害網路驅動器由翻轉信號驅動，受害的網路的三態終端置為高阻狀態，來檢測串擾大小。這種方式對雙向或複雜拓樸網路比較有效。最壞情況分析是指將受害網路的驅動器保持初始狀態，模擬器計算所有默認侵害網路對每一個受害網路的串擾的總和。這種方式一般只對個別關鍵網路進行分析，因為要計算的組合太多，仿真速度比較慢。

72、導帶，即微帶線的地平面的鋪銅面積有規定嗎？

對於微波電路設計，地平面的面積對傳輸線的參數有影響。具體演算法比較複雜（請參閱安傑倫的EESOFT有關資料）。而一般PCB數位電路的傳輸線仿真計算而言，地平面面積對傳輸線參數沒有影響，或者說忽略影響。

73、在EMC測試中發現時鐘信號的諧波超標十分嚴重，只是在電源引腳上連接去耦電容。在PCB設計中需要注意哪些方面以抑止電磁輻射呢？

EMC的三要素為輻射源，傳播途徑和受害體。傳播途徑分為空間輻射傳播和電纜傳導。所以要抑制諧波，首先看看它傳播的途徑。電源去耦是解決傳導方式傳播，此外，必要的匹配和遮罩也是需要的。 74、採用4層板設計的產品中，為什麼有些是雙面鋪地的，有些不是？ 鋪地的作用有幾個方面的考慮：1，遮罩；2，散熱；3，加固；4，PCB工藝加工需要。所以不管幾層板鋪地，首先要看它的主要原因。 這裏我們主要討論高速問題，所以主要說遮罩作用。表面鋪地對EMC有好處，但是鋪銅要儘量完整，避免出現孤島。一般如果表層器件佈線較多， 很難保證銅箔完整，還會帶來內層信號跨分割問題。所以建議表層器件或走線多的板子，不鋪銅。

75、對於一組匯流排（位址，資料，命令）驅動多個（多達4，5個）設備（FLASH,SDRAM,其他外設...）的情況，在PCB佈線時，採用那種方式？

佈線拓撲對信號完整性的影響，主要反映在各個節點上信號到達時刻

不一致，反射信號同樣到達某節點的時刻不一致，所以造成信號品質惡化。一般來講，星型拓撲結構，可以通過控制同樣長的幾個stub，使信號傳輸和反射時延一致，達到比較好的信號品質。 在使用拓撲之間，要考慮到信號拓撲節點情況、實際工作原理和佈線難度。不同的buffer，對於信號的反射影響也不一致，所以星型拓撲並不能很好解決上述資料位址匯流排連接到flash和sdram的時延，進而無法確保信號的品質；另一方面，高速的信號一般在dsp和sdram之間通信，flash載入時的速率並不高，所以在高速仿真時只要確保實際高速信號有效工作的節點處的波形，而無需關注flash處波形；星型拓撲比較菊花鏈等拓撲來講，佈線難度較大，尤其大量資料位址信號都採用星型拓撲時。附圖是使用Hyperlynx仿真資料信號在

DDR——DSP——FLASH拓撲連接，和DDR——FLASH——DSP連接時在150MHz時的仿真波形。 可以看到，第二種情形，DSP處信號品質更好，而FLASH處波形較差，而實際工作信號時DSP和DDR處的波 76、頻率30M以上的PCB，佈線時使用自動佈線還是手動佈線；佈線的軟體功能都一樣嗎？

是否高速信號是依據信號上升沿而不是絕對頻率或速度。自動或手動佈線要看軟體佈線功能的支援，有些佈線手工可能會優於自動佈線，但有些佈線，例如查分佈線，匯流排時延補償佈線，自動佈線的效果和效率會遠高於手工佈線。一般 PCB基材主要由樹脂和玻璃絲布混合構成，由於比例不同，介電常數和厚度都不同。一般樹脂含量高的，介電常數越小，可以更薄。具體參數，可以向PCB生產廠家諮詢。另

外，隨著新工藝出現，還有一些特殊材質的PCB板提供給諸如超厚背板或低損耗射頻板需要。

77、在PCB設計中，通常將地線又分為保護地和信號地；電源地又分為數位地和類比地，為什麼要對地線進行劃分？

劃分地的目的主要是出於EMC的考慮，擔心數位部分電源和地上的雜訊會對其他信號，特別是類比信號通過傳導途徑有干擾。至於信號的和保護地的劃分，是因為EMC中ESD靜放電的考慮，類似於我們生活中避雷針接地的作用。無論怎樣分，最終的大地只有一個。只是雜訊瀉放途徑不同而已。

78、在布時鐘時，有必要兩邊加地線遮罩嗎？

是否加遮罩地線要根據板上的串擾/EMI情況來決定，而且如對遮罩地線的處理不好，有可能反而會使情況更糟。 79、布不同頻率的時鐘線時有什麼相應的對策？

對時鐘線的佈線，最好是進行信號完整性分析，制定相應的佈線規則，並根據這些規則來進行佈線。

80、PCB單層板手工佈線時，是放在頂層還是底層？ 如果是頂層放器件，底層佈線。

81、PCB單層板手工佈線時，跳線要如何表示？

跳線是PCB設計中特別的器件，只有兩個焊盤，距離可以定長的，也可以是可變長度的。手工佈線時可根據需要添加。板上會有直連線表示，料單中也會出現。

82、假設一片4層板,中間兩層是VCC和GND，走線從top到bottom，

從BOTTOM SIDE流到TOP SIDE的回流路徑是經這個信號的VIA還是POWER？

過孔上信號的回流路徑現在還沒有一個明確的說法，一般認為回流信號會從周圍最近的接地或接電源的過孔處回流。一般EDA工具在仿真時都把過孔當作一個固定集總參數的RLC網路處理，事實上是取一個最壞情況的估計。

83、\"進行信號完整性分析，制定相應的佈線規則，並根據這些規則來進行佈線\"，此句如何理解？

前仿真分析，可以得到一系列實現信號完整性的佈局、佈線策略。通常這些策略會轉化成一些物理規則，約束PCB的佈局和佈線。通常的規則有拓撲規則，長度規則，阻抗規則，並行間距和並行長度規則等等。PCB工具可以在這些約束下，完成佈線。當然，完成的效果如何，還需要經過後仿真驗證才知道。 此外，Mentor提供的ICX支持互聯綜合，一邊佈線，一邊仿真，實現一次通過。 84、怎樣選擇PCB的軟體？

選擇PCB的軟體，根據自己的需求。市面提供的高級軟體很多，關鍵看看是否適合您設計能力，設計規模和設計約束的要求。刀快了好上手，太快會傷手。找個EDA廠商，請過去做個產品介紹，大家坐下來聊聊，不管買不買，都會有收穫。

85、關於碎銅、浮銅的概念該怎麼理解呢？

從PCB加工角度，一般將面積小於某個單位面積的銅箔叫碎銅，這些太小面積的銅箔會在加工時，由於蝕刻誤差導致問題。從電氣角度來

講，將沒有合任何直流網路連結的銅箔叫浮銅，浮銅會由於周圍信號影響，產生天線效應。浮銅可能會是碎銅，也可能是大面積的銅箔。 86、近端串擾和遠端串擾與信號的頻率和信號的上升時間是否有關係？是否會隨著它們變化而變化？如果有關係，能否有公式說明它們之間的關係？

應該說侵害網路對受害網路造成的串擾與信號變化沿有關，變化越快，引起的串擾越大，（V=L*di/dt）。串擾對受害網路上數位信號的判決影響則與信號頻率有關，頻率越快，影響越大。詳情請參閱相關鏈結：

http://www.eetchina.com/ARTICLES/2004MAY/1/2004MAY10_BD_NTFORUM01.HTMhttp://www.eetchina.com/ART_88003050_617681,617683.HTM.b8400e4b

87、在PROTEL中如何畫綁定IC？

http://www.eetchina.com/DG/eec_dg_free_reply.php?disc_grp_id=10004&topic_id=1000006921

具體講，在PCB中使用機械層畫邦定圖，IC襯底襯根據IC SPEC.決定接vccgndfloat，用機械層print bonding drawing即可。 88、用PROTEL繪製原理圖，制板時產生的網路表始終有錯，無法自動產生PCB板，原因是什麼？

http://www.eetchina.com/DG/eec_dg_free_reply.php?disc_grp_id=10004&topic_id=1000002221

可以根據原理圖對生成的網路表進行手工編輯, 檢查通過後即可自

動佈線。用制板軟體自動佈局和佈線的板面都不十分理想。網路表錯誤可能是沒有指定原理圖中元件封裝；也可能是布電路板的庫中沒有包含指定原理圖中全部元件封裝。如果是單面板就不要用自動佈線，雙面板就可以用自動佈線。也可以對電源和重要的信號線手動，其他的自動。

、PCB與PCB的連接，通常靠接插鍍金或銀的\"手指\"實現，如果\"手指\"與插座間接觸不良怎麼辦？

http://www.eetchina.com/DG/eec_dg_free_reply.php?disc_grp_id=10007&topic_id=1000006877

如果是清潔問題，可用專用的電器觸點清潔劑清洗，或用寫字用的橡皮擦清潔PCB。還要考慮1、金手指是否太薄，焊盤是否和插座不吻合；2、插座是否進了松香水或雜質；3、插座的品質是否可靠。 90、如何用powerPCB設定4層板的層？

http://www.eetchina.com/DG/eec_dg_free_reply.php?disc_grp_id=10004&topic_id=10000058

可以將層定義設為 1:no plane+ component(top route) 2:cam plane或split/mixed (GND) 3:cam plane或split/mixed (power) 4:no plane+component(如果單面放元件可以定義為no plane+route) 注意: cam plane生成電源和地層是負片,並且不能在該層走線,而split/mixed生成的是正片,而且該層可以作為電源或地,也可以在該層走線(部推薦在電源層和地層走線,因為這樣會破壞該層的完整性, 可能造成EMI的問題) 。將電源網路(如3.3V,5V等)在2層的assign

中由左邊列表添加到右邊列表,這樣就完成了層定義 91、PCB中各層的含義是什麼？

http://www.eetchina.com/DG/eec_dg_free_reply.php?disc_grp_id=10004&topic_id=1000006038

Mechanical 機械層：定義整個PCB板的外觀，即整個PCB板的外形結構。Keepoutlayer 禁止佈線層：定義在布電氣特性的銅一側的邊界。也就是說先定義了禁止佈線層後，在以後的布過程中，所布的具有電氣特性的線不可以超出禁止佈線層的邊界。Topoverlay 頂層絲印層 & Bottomoverlay 底層絲印層：定義頂層和底的絲印字元，就是一般在PCB板上看到的元件編號和一些字元。 Toppaste 頂層焊盤層 & Bottompaste 底層焊盤層：指我們可以看到的露在外面的銅鉑。Topsolder 頂層阻焊層 & Bottomsolder 底層阻焊層：與toppaste和bottompaste兩層相反，是要蓋綠油的層。Drillguide 過孔引導層： Drilldrawing 過孔鑽孔層： Multiplayer 多層：指PCB板的所有層。

92、在高速PCB中，VIA可以減少很大的回流路徑，但有的又說情願彎一下也不要打VIA，應該如何取捨？

分析RF電路的回流路徑，與高速數位電路中信號回流還不太一樣。首先，二者有共同點，都是分佈參數電路，都是應用maxwell方程計算電路的特性。 然而，射頻電路是類比電路，有電路中電壓V＝V（t），電流I=I(t)兩個變數都需要進行控制，而數位電路只關注信號電壓的變化V＝V（t）。因此，在RF佈線中，除了考慮信號回流外，還

需要考慮佈線對電流的影響。即打彎佈線和過孔對信號電流有沒有影響。 此外，大多數RF板都是單面或雙面PCB，並沒有完整的平面層，回流路徑分佈在信號周圍各個地和電源上，仿真時需要使用3D場提取工具分析，這時候打彎佈線和過孔的回流需要具體分析；高速數位電路分析一般只處理有完整平面層的多層PCB，使用2D場提取分析，只考慮在相鄰平面的信號回流，過孔只作為一個集總參數的R－L－C處理。

93、在設計PCB板時，有如下兩個疊層方案： 疊層1 》信號 》地 》信號 》電源＋1.5V 》信號 》電源＋2.5V 》信號 》電源＋1.25V 》電源＋1.2V 》信號 》電源＋3.3V 》信號 》電源＋1.8V 》信號 》地 》信號 疊層2 》信號 》地 》信號 》電源＋1.5V 》信號 》地 》信號 》電源＋1.25V +1.8V 》電源＋2.5V +1.2V 》信號 》地 》信號 》電源＋3.3V 》信號 》地 》信號 哪一種疊層順序比較優選？對於疊層2，中間的兩個分割電源層是否會對相鄰的信號層產生影響？這兩個信號層已經有地平面給信號作為回流路徑。

應該說兩種層疊各有好處。第一種保證了平面層的完整，第二種增加了地層數目，有效降低了電源平面的阻抗，對抑制系統EMI有好處。 理論上講，電源平面和地平面對於交流信號是等效的。但實際上，地平面具有比電源平面更好的交流阻抗，信號優選地平面作為回流平面。但是由於層疊厚度因素的影響，例如信號和電源層間介質厚度小於與地之間的介質厚度，第二種層疊中跨分割的信號同樣在電源分隔處存在信號回流不完整的問題。

94、當信號跨電源分割時，是否表示對該信號而言，該電源平面的交流阻抗大？此時，如果該信號層還有地平面與其相鄰，即使信號和電源層間介質厚度小於與地之間的介質厚度，信號是否也會選擇地平面作為回流路徑？

沒錯，這種說法是對的，根據阻抗計算公式，Z=squa（L/C）, 在分隔處，C變小，Z增大。當然此處，信號還與地層相鄰，C比較大，Z較小，信號優先從完整的地平面上回流。但是，不可避免會在分隔處產生阻抗不連續。

95、在使用protel 99se軟體設計，處理器的是C51,晶振12MHZ 系統中還有一個40KHZ的超聲波信號和800hz的音頻信號，此時如何設計PCB才能提供高抗干擾能力?對於C51等單片機而言,多大的信號的時候能夠影響C51的正常工作?除了拉大兩者之間的距離之外,還有沒有其他的技巧來提高系統抗干擾的能力?

PCB設計提供高抗干擾能力，當然需要儘量降低干擾源信號的信號變化沿速率，具體多高頻率的信號，要看干擾信號是那種電平，PCB佈線多長。除了拉開間距外，通過匹配或拓撲解決干擾信號的反射，過沖等問題，也可以有效降低信號干擾。 96、請問焊盤對高速信號有什麼影響?

一個很好的問題。焊盤對高速信號有的影響，它的影響類似器件的封裝對器件的影響上。詳細的分析，信號從IC內出來以後，經過綁定線，管腳，封裝外殼，焊盤，焊錫到達傳輸線，這個過程中的所有關節都會影響信號的品質。但是實際分析時，很難給出焊盤、焊錫加上

管腳的具體參數。所以一般就用IBIS模型中的封裝的參數將他們都概括了，當然這樣的分析在較低的頻率上分析是可以接收的，對於更高頻率信號更高精度仿真，就不夠精確了。現在的一個趨勢是用IBIS的V－I、V－T曲線描述buffer特性，用SPICE模型描述封裝參數。當然，在IC設計當中，也有信號完整性問題，在封裝選擇和管腳分配上也考慮了這些因素對信號品質的影響。

97、自動浮銅後，浮銅會根據板子上面器件的位置和走線佈局來填充空白處，但這樣就會形成很多的小於等於90度的尖角和毛刺（比如一個多腳晶片各個管腳之間會有很多相對的尖角浮銅），在高壓測試時候會放電，無法通過高壓測試，不知除了自動浮銅後通過人工一點一點修正去除這些尖角和毛刺外有沒有其他的好辦法。

自動浮銅中出現的尖角浮銅問題，的確是各很麻煩的問題，除了有你提到的放電問題外，在加工中也會由於酸滴積聚問題，造成加工的問題。從2000年起，mentor在WG和EN當中，都支援動態銅箔邊緣修復功能，還支援動態覆銅，可以自動解決你所提到的問題。請見動畫演示。(如直接打開有問題,請按滑鼠右鍵選擇\"在新視窗中打開\"，或選擇\"目標另存為\"將該檔下載到本地硬碟再打開。)

98、請問在PCB 佈線中電源的分佈和佈線是否也需要象接地一樣注意。若不注意會帶來什麼樣的問題？會增加干擾麼？

電源若作為平面層處理，其方式應該類似於地層的處理，當然，為了降低電源的共模輻射，建議內縮20倍的電源層距地層的高度。如果佈線，建議走樹狀結構，注意避免電源環路問題。電源閉環會引起較

大的共模輻射。

99、位址線是否應該採用星形佈線？若採用星形佈線，則Vtt的終端電阻可不可以放在星形的連接點處或者放在星形的一個分支的末端？

位址線是否要採用星型佈線，取決於終端之間的時延要求是否滿足系統的建立、保持時間，另外還要考慮到佈線的難度。星型拓撲的原因是確保每個分支的時延和反射一致，所以星型連接中使用終端並聯匹配，一般會在所有終端都添加匹配，只在一個分支添加匹配，不可能滿足這樣的要求。

100、如果希望儘量減少板面積，而打算像記憶體條那樣正反貼，可以嗎？

正反貼的PCB設計，只要你的焊接加工沒問題，當然可以。 101、如果只是在主板上貼有四片DDRmemory，要求時鐘能達到150Mhz，在佈線方面有什麼具體要求?

150Mhz的時鐘佈線，要求儘量減小傳輸線長度，降低傳輸線對信號的影響。如果還不能滿足要求，仿真一下，看看匹配、拓撲、阻抗控制等策略是有效。

102、在PCB板上線寬及過孔的大小與所通過的電流大小的關係是怎樣的？

答：一般的PCB的銅箔厚度為1盎司，約1.4mil的話，大致1mil線寬允許的最大電流為1A。過孔比較複雜，除了與過孔焊盤大小有關

外，還與加工過程中電鍍後孔壁沉銅厚度有關。