第２６卷第１期 徐州工程学院学报（自然科学版） ２０１１年３月 Ｖ０１．２６ ＮＯ．１ Ｊｏｕｒｎａｌ ｏｆ Ｘｕｚｈｏｕ Ｉｎｓｔｉｔｕｔｅ ｏｆ Ｔｅｃｈｎｏｌｏｇｙ（Ｎａｔｕｒａｌ Ｓｃｉｅｎｃｅｓ Ｅｄｉｔｉｏｎ） Ｍａｒ．２Ｏ１１ 基于ＣＰＬＤ直接测频法的数字频率计设计 陈治国，李剑勇，冯海兵，邓敦建 （中国矿业大学信息与电气Ｉ程学院，江苏徐州 ２２１１１６） 摘要：基于直接测频法原理，利用ＣＰＬＤ可编程器件ＥＰＩＫＳ０ＱＣ２０８—３设计了数字频率计．数 字频率计主要有主板及显示两大模块．软件部分采用ＶＨＤＬ硬件描述语言进行设计，最后实现在 ＬＥＤ数码管上显示频率为１～９９９ ９９９ Ｈｚ的数字频率计．该设计方法与传统的测周期法系统相 比，具有测频精度高、速度快、范围宽等优点． 关键词：直接测频法；数字频率计；ＣＰＬＤ；ＶＨＤＬ语言 中图分类号：ＴＮ７９．１ 文献标志码：Ａ文章编号：１６７４—３５８Ｘ（２０１１）０１—００２２－０７ 频率测量是电子测量中最基本的测量之一，随着电子科技的发展，对信号频率测量的精度要求越来越 高Ⅲ．常用数字频率测量方法有直接测量法和周期测量法嗍．直接测量法是在给定的闸门时间内，通过测量 一定时间内通过的周期信号进行重复计数，再利用一定的转换方法计算出被测信号的频率．被测信号的频率 和闸门时间的设置都会对测量精度有影响．测量低频信号时应将闸门时间设置的更长．周期测量法是通过测 量被测信号在一定时间内的周期数，通过对应的转换方法计算出被测信号的频率．被测信号的频率和测量时 间精度都会影响该方法的测量精度．测量高频信号时应设置高要求的计时精度．本文给出了基于ＣＰＬＤ直 接测量法原理的数字频率计的设计方案． １直接测频法原理 频率可以是在一定的时间内对通过的信号进行计数，并且通过一定的转化公式来计算．假设在一段的时 间间隔ｔ内通过对信号的重复计数的次数为Ｎ，则被测信号的频率＿厂可以利用下面的转化公式进行计算． 厂一 Ｎ． （１） 改写上式，得 一 一Ｎ・Ｔ， （２） Ｎ—ｆ・￡一手． （３） 对（１）式来说，要对任何频率的周期信号进行测量，必然存在准确的计数时间标准问题，则整个测量 方案至少包括计数电路和时基电路，而有些智能测频装置中还要有控制电路．计数电路的主要作用是在 标准的时间间隔内对被测信号的重复计数，产生最后的计数结果．为了保证技术的可靠性，要对输入的被 测信号整形，以形成尖脉冲信号并变成方波信号，然后对方波信号的上升沿或者下降沿计数．所以，一般 的计数电路都加有整形电路．由于本装置的输人测试信号就是方波信号，所以没有加整形电路．时基电路 的作用是为系统的正常工作提供准确的计时时间，一般是通过稳定的晶体振荡器经过分频器整形得到， 并且由它来决定闸门时间的长短，即计数的开启和闭合时间．控制电路时保障整个系统协调稳定工作的 指挥系统，它可以产生准确的时序关系，控制着各个模块工作的使能，以完成整个系统的各个工作程序． 直接测量法框图如图１所示． 收稿日期：２０１０—１１－１４ 作者简介：陈治国（】９７Ｏ一），男，副教授，硕士研究生导师，主要从事电力电力电子传动和电力自动化研究 ・ ２２ ・ ’ 陈治国，等：基于ＣＰＬＤ直接测频法的数字频率计设计 图１ 直接测量法框图 ２直接测频法电路设计 ２．１ 系统原理框图 系统组成原理框图如图２所示．它的基本原理是用计数器来计算１ ｓ内输入信号周期的个数．它由分频 器、测频控制信号发生器、带有时钟使能端的计数器、锁存器ＤＲＥＧ、译码器ＥＮＣＯＤＥ、串联动态扫描模块 ＤＴＳＭＩＡＯ以及６个ＬＥＤ显示管组成．用４Ｏ ＭＨｚ的有源晶振作为ＦＰＧＡ的测试标准频率，经分频电路最 终得到１ Ｈｚ频率．１ Ｈｚ信号作为测频控制信号发生器的输入信号，得到１ ｓ的闸门信号用来控制计数器计 数，被测信号作为计数器的输入时钟．锁存器将计数器的计数值锁存，以防止由于周期性清零信号产生的干 扰而使显示不稳定． 整个硬件电路由以下模块组成：１）脉冲发生器，产生标准时钟信号；２）分频器模块，产生计数器工作的时 钟；３）测频控制信号发生器，产生测量所需要的的闸门信号；４）计数器模块电路，当闸门信号处于有效的高电 平时，计数器开始对通过的信号计数，当处于闸门信号的低电平时期，计数器停止计数，此时计数值为该信号 的频率；５）锁存器，方便读取计数器的值，并且使数码管显示的值稳定；６）译码器电路，将计数结果从二进制 转换成十进制，以方便在数码管上显示；７）动态扫描电路，为了节省输出ｉ／ｏ和提高利用效率而采用的动态 扫描方法等． 被测 图２ 系统原理框图 ・ ２３ ・ 徐州工程学院学报（自然科学版） ２０１１年第１期 ２．２等精度测频顶层电路 频率计系统的６个模块包括分频器模块、计数器模块、预置闸门时间控制模块、标准信号产生模块、锁存 器模块、显示模块．再把上述模块按照其相互间的信号连接关系组合起来就构成了整个系统的顶层系统结构 图（图３）．此测量模块的测量位数为６位，若想改变频率计的测量位数，则可适当的改变计数器的个数，并且 相应模块更改相应的参数，如此就可以增加或者减少频率计的测量范围．其顶层电路仿真图见图４． 图３ 直接测频顶层电路原理图 Ｎａｍｅ： Ｖａｌｕｅ： ３．０ Ｓ ３．１ ｓ ３．２Ｓ ３．．．．．．３ ｓ ３．４ ｓ ３ ｓ ３．６ ．豳－ＦＳＩＮ － － Ｏ ＿ 肌邶哪咖唧唧『删Ｉ叽肌叭舢 哪咖唧哪唧腿姗１唧哪叭舢 －－ＣＬＫ １ Ｊ １ 霹ＤＯＵＴ ● ００ ０００ｌｏｏ 图４ 顶层电路仿真图 ２．２．１测频控制信号发生器模块 频率测量的流程见图５；测频控制信号发生器生成模块见图６．测频控制信号产生的基本原理是通 过计算在一定时间内通过的周期数．这就要求该模块的能产生一个周期为１ ｓ的技术使能信号ＥＮＡ， 并且还要同步对每一个计数器的使能端进行控制．计数器在使能端为高电平时开始计数，在低电平时 停止计数，并且还要保持计数值．在此期间，锁存器的使能端接收到一个锁存的上升信号，并且将计数 值送到锁存器中，通过译码电路译码再经显示模块最终在七段数码管上显示计数结果．通过锁存器来 保存计数结果，主要是防止因为有周期性的清零信号产生的干扰而使显示不稳定．在输出显示结果后 则可以发送一个计数清零信号使计数器清零并且重新开始计数，保证计数工作的连续性，为下次计数 做好准备．由此，需要有一个按照严格的时序关系来工作的测频控制信号发生器来保证各个模块的衔 接工作联系．为了产生严格的工作时序关系，需要建立一个由Ｄ触发器组成的２分频电路，并且在每 次时钟ＣＬＫ上升沿到来时将其值翻转．把控制信号的时钟设置为１ Ｈｚ，则相应的使能信号ＴＥＴＥＮ脉 宽为１ Ｓ．这个信号可以作为计数的开启和闭合的时间范围即闸门时间．根据工作时序的要求，可 以得到锁存信号和计数清零信号的逻辑状态描述．当计数完成后，产生的计数使能在闸门高电平有效 以后，产生一个锁存信号，并且产生一个清零信号的上升沿使计数器清零．测频控制信号发生器模块的 仿真图见图７． ・ ２４ ・ 陈治国，等：基于ＣＰＬＤ直接测频法的数字频率计设计 图５ 控制模块的流程图 ＴＥＳＴＣＴＬ Ｔ暑ＴＥＨ｛ ＥＮＡ ＣＬＲ ＬｏＡＤ ｇ５ ＦＲＥＯＵＴ ● ．．ＶＣ￡．．： ＣＬＫ口－Ｖ ＣＬＲ—ｅＨＴ ＬｏＲＤ §ｌ……………………………． 图６ 测频控制信号发生器模块 ■－ＣＬＫＤＶ２ ０ ｌ ｌ Ｉ Ｉ Ｉ ＿‘●ＴＳＴＥＮ ●１ｏａｄ ＿０ Ｏ １ Ｉ Ｊ Ｉ ｌ Ｉ ｒ ｌ Ｊ ＿．ｉ ＣＬＲＣＮＴ 图７ 测频控制信亏发生器模决仿真图 ２．２．２计数器模块设计 计数器模块为６个十进制计数器（ＣＮＴ１０）．ＣＮＴ１０的生成模块见图８．计数器实现对标准频率信 号和被测频率信号进行计数．ＣＮＴ１０具有计数使能端（ＥＮＡ）、异步清零端（ＣＬＲ）、时钟输入端 （ＣＬＫ）、输出端（ＣＱ［３．．ｏ］）、进位输出端（ＣＡＲＲＹ—ＯＵＴ）．其中ＣＡＲＲＹ—ＯＵＴ接下一个ＣＮＴ１０的时 钟输入端．当异步清零信号有效时，不管计数器使能端是否有效，计数器立即清零．当异步清零端为低 电平无效时，在计数器使能端有效并且计数上升沿到来，计数器开始计数．当计数器计数满时，仅为输 出端输出高电平．计数器模块的ＶＨＤＬ程序仿真图见图９．从仿真图上可知此计数器具有良好的控制 和计数功能． ２５ ・ ’ ・ 徐州工程学院学报（自然科学版） ２０１１年第１期 Ｏ ＴＰ ３一Ｏ】 ｌ ＦＳ／Ｆｘ ２ ＣＬＲ ……………………… 图８ ＣＮＴ１０模块 ＿－ＥＮＡ ‘０。 ： ｆ ．ｌｉｊ卜ＣＬＲ Ｏ 厂］厂］ ｔ＿－一ＣＬＫ １ ｒ＿１『＿１『＿１ ｒ＿］ｒ＿１『－１ ｎ『＿］ｒ＿］ｒ＿１ ｒ＿１『＿］厂＿１ ｒ＿］ｎ『＿１『＿１『＿］『＿］ 嘲 ＣＱ【３．．ｏ】 ＨＸ 爹。 ａＵｒ Ｘ 厂］ 图９ ＣＮＴ１０仿真图 ２．２．３锁存器模块 设置锁存器的作用是让需要显示的数据稳定，而不会由于周期性变化的清零信号造成显示不稳定．模块 生成图见图１Ｏ． 曼 璺 ６ ＬＯＡＤ ＬｏＲＤ ＤｏＵＴＥ３．．０】 ＤＩＮ［３．．Ｏ】 ；６７ ＣＱ［３．．ｏ】 Ｄ ｌ Ｈ【３．．ｏ】 图１Ｏ锁存器模块 ２．２．４译码器模块 将二进制（ＢＣＤ码）表示的计数结果转换成十进制，再把相对应的结果在七段数码管显示．生成的译码 器模块如图１１所示；仿真图如图１２所示． ： ＥＮＣｏＤＥ ６６ ＤＯＵＴ［３．．Ｏ】 ■ ！！芒 ＝＝ｆ： 图１１译码器模块 图１２ 译码器仿真图 ２．２．５动态扫描模块 动态扫描电路是为了把ＢＣＤ码在数码管上显示出来而创造的一个模块．由于在硬件实验板上只有２个 静态数码管，两组共８个动态数码管，所以必须创造ＤＴＳＭＩＡＯ模块．ＣＬＫＩＫ输入端接１ ｋＨｚ的时钟信号， 在时钟信号的作用下输出端ＯＵＴ［６．．０］依次循环接通Ａ［３．．０］、Ｂ［３．．ｏ］、ｃ［３．．ｏ］、ＤＥ３．．Ｏ］，显示其送来 的ＢＣＤ码．由于数码管为接反相器的共阴极数码管，所以动态扫描模块需要有ＢＩＴＯＵＴ［－３．．ｏ］输出端，以 使扫描时使数码管分别接地．生成模块图如图１３所示． ・ ２６ ・ 陈治国，等：基于ＣＰＩ Ｄ直接测频法的数字频率计设计 ＤＴＳＨ工 ｏ ＦＲＦＯＵＴ ＣＬ－‘１Ｋ ＤＯＵＴＩ￣．．０】 ＾【３－．口１ Ｂ【３．．０】 ＢＩＴＯｕＴ ｒ ２５．．０】 ＯｕＴＲｒ６．．口】 ＬＥＤｏｕｔ［３．０】 ｄｌｅｄｏｕｔ［６哪 Ｄ０Ｕ１１３．．０１ Ｄ０ＵＴ［３—０１ Ｄ０Ｕ］Ｉ３．．哪 Ｃ【３．．口】 Ｄ【３．．口】 图】３ 动态扫描模块 ２．２．６分频器模块 硬件实验板上只有４０ ＭＨｚ晶振，为得到１ Ｈｚ的输入信号，必须对４Ｏ Ｍ分频．由于动态扫描电路的输 入时钟采用１ ｋＨｚ，所以采用两步分频，先分频得到１ ｋＨｚ，后分频得到１ Ｈｚ时钟信号．分频模块图如图１４ 所示． ＦＲＥＱＴｏ１Ｋ ● Ｉ ＫＦＲＥＱＴＯ１ ｌ ｊ Ｉ ＣＬＫ ＦＲＥＯＵＴ卜÷－｜＿＿１ ＣＩ．Ｋ ＦＲＥＯＵ＇［ＩＩ Ｉ Ｉ ９ 广 图１４分频器模块 ３ 实验数据 上述数字频率计的ＶＨＤＬ设计在ＡＬＴＥＲＡ公司的Ｑｕａｒｔｕｓ １１开发平台下进行编译仿真．下载到电路 板上运行效果图如图１５～１６所示．在各种输入频率下的测试结果见表１． 图１５ 输入测试频率 图１６ 测试结果显示 表１ 各种输入频率下的测试结果 被测频率（Ｆｘ）／Ｈｚ 测试显示频率／Ｈｚ 从表１中可以看出，测试误差小，具有一定的参考价值． ４ 结语 本文设计的ＣＰＬＤ直接测频法相对于一般的周期测频法具有测量精度高、速度快、范围宽的特点，并且 能同时兼顾低频和高频信号，能够准确对输入频率进行测量，具有一定的实用价值． ・ ２７ ・ 徐州工程学院学报（自然科学版） ２０１１年第１期 参考文献： ［１３杨明涛，杨海明，侯文，等．基于Ｃ８０５１Ｆ０４１的高精度频率计设计ＦＪ］．电子元器件应用，２０１０，１２（２）：２３—２４ ［２］徐成，刘彦，李仁发，等．一种全同步数字频率测量方法的研究［Ｊ］．电子技术应用，２００４（７）：３７—３９． ［３］张青林．基于单片机和ＣＰＬＤ的数字频率计的设计［Ｊ］．今日电子，２００８（９）：９４—９５． ［４］王永良，宋政湘．基于ＦＰＧＡ的同步测周期高精度数字频率计的设计［．Ｉ］．电子设计应用，２００４（１２）：７４—７６． ［５３潘松，黄继业．ＥＤＡ技术与ＶＨＤＬ［Ｍ］．北京：清华大学出版社，２００５． Ｉｓ］陈云洽，保延翔．ＣＰＬＤ应用技术与数字系统设计［Ｍ］．北京：电子工业出版社，２００５． Ｄｅｓｉｇｎ ｏｆ Ｄｉｇｉｔａｌ Ｆｒｅｑｕｅｎｃｙ Ｍｅｔｅｒ Ｂａｓｅｄ ｏｎ ＣＰＬＤ ａｎｄ Ｄｉｒｅｃｔ Ｆｒｅｑｕｅｎｃｙ Ｍｅａｓｕｒｉｎｇ Ｍｅｔｈｏｄ ＣＨＥＮ Ｚｈｉ—ｇｕｏ，ＬＩ Ｊｉａｎ－ｙｏｎｇ，ＦＥＮＧ Ｈａｌ—ｂｉｎｇ，ＤＥＮＧ Ｄｕｎ－ｊｉａｎ （Ｓｃｈｏｏｌ ｏｆ Ｉｎｆｏｒｍａｔｉｏｎ ａｎｄ Ｅｌｅｃｔｒｉｃａｌ Ｅｎｇｉｎｅｅｒｉｎｇ，Ｃｈｉｎａ Ｕｎｉｖｅｒｓｉｔｙ ｏｆ Ｍｉｎｉｎｇ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ，Ｘｕｚｈｏｕ ２２１１１６，Ｃｈｉｎａ） Ａｂｓｔｒａｃｔ：Ｂａｓｅｄ ｏｎ ｔｈｅ ｐｒｉｎｃｉｐｌｅｓ ｏｆ ｄｉｒｅｃｔ ｆｒｅｑｕｅｎｃｙ ｍｅａｓｕｒｉｎｇ ｍｅｔｈｏｄ，ａ ｄｉｇｉｔａｌ ｆｒｅｑｕｅｎｃｙ ｍｅｔｅｒ ｗａｓ ｄｅｓｉｇｎｅｄ ｂｙ ｕｓｉｎｇ ＣＰＬＤ ｐｒｏｇｒａｍｍａｂｌｅ ｄｅｖｉｃｅ ＥＰＩＫ５０ＱＣ２０８—３．Ｔｈｅ ｈａｒｄｗａｒｅ ｏｆ ｔｈｅ ｄｉｇｉｔａｌ ｆｒｅｑｕｅｎｃｙ ｍｅ— ｔｅｒ ｉｎｃｌｕｄｅｓ ａ ｂｏａｒｄ ａｎｄ ａ ｄｉｓｐｌａｙ ｍｏｄｕｌｅ，ａｎｄ ｔｈｅ ｓｏｆｔｗａｒｅ ｐａｒｔ ｉｓ ｄｅｓｉｇｎｅｄ ｂｙ ＶＨＤＬ ｈａｒｄｗａｒｅ ｄｅｓｃｒｉｐ— ｔｉｏｎ ｌａｎｇｕａｇｅ・ｍａｋｉｎｇ ｔｈｅ ｍｅｔｅｒ ｗｉｔｈ ａ ＬＥＤ ｄｉｇｉｔａｌ ｄｉｓｐｌａｙ ｆｒｅｑｕｅｎｃｙ ｏｆ ｌ一９９９９９９Ｈｚ．Ｃｏｍｐａｒｅｄ ｗｉｔｈ ｔｒａ— ｄｉｔｉｏｎａｌ ｍｅｔｈｏｄ ｏｆ ｍｅａｓｕｒｉｎｇ ｐｅｒｉｏｄ，ｔｈｉｓ ｍｅｔｈｏｄ ｉｓ ａｄｖａｎｔａｇｅｄ ｉｎ ｈｉｇｈ ａｃｃｕｒａｃｙ ｉｎ ｆｒｅｑｕｅｎｃｙ ｍｅａｓｕｒｅ— ｍｅｎｔ，ｈｉｇｈ ｓｐｅｅｄ，ｗｉｄｅ ｒａｎｇｅ ａｎｄ ＳＯ ｏｎ． Ｋｅｙ ｗｏｒｄｓ：ｄｉｒｅｃｔ ｆｒｅｑｕｅｎｃｙ ｍｅ ａｓｕｒｅｍｅｎｔ；ｄｉｇｉｔａｌ ｆｒｅｑｕｅｎｃｙ ｍｅｔｅｒ；ＣＰＬＤ；ＶＨＤＬ ｌａｎｇｕａｇｅ （责任编辑 崔思荣） ・ ２８ ・
