维普资讯 http://www.cqvip.com ２２一 《国外电子元器￣）２ｏｏ８年第５期 ２００８年５月 ●应用与设计 基于ＴＬＣ５５１０的数据采集系统设计 温智宁．管自新 （武汉大学电子信息学院，湖北武汉４３００７９） 摘要：介绍了美国德州仪器公司Ａ／Ｄ转换器ＴＬＣ５５１０的主要特点及典型应用电路．对于频率较高 的电信号，提供基于ＦＰＧＡ控制的等效采样技术，使得ＴＬＣ５５１０能对高频周期信号采样。 关键词：Ａ／Ｄ转换器；ＦＰＧＡ；等效采样；抗干扰技术；ＴＬＣ５５１０ 中图分类号：ＴＰ３４６，ＴＮ７９．４ 文献标识码：Ａ 文章编号：１００６—６９７７（２００８）０５—００２２—０３ Ｄｅｓｉｇｎ ｏｆ ａ ｄａｔａ ａｃｑｕｉｓｉｔｉｏｎ ｓｙｓｔｅｍ ｂａｓｅｄ ｏｎ ＴＬＣ５５１０ ＷＥＮ Ｚｈｉ—ｎｉｎｇ，ＧＵＡＮ Ｚｉ－ｘｉｎ （Ｓｃｈｏｏｌ ｏｆ Ｅｌｅｃｔｒｉｃ Ｉｎｆｏｒｍａｔｉｏｎ，Ｗｕｈａｎ Ｕｎｉｖｅｒｓｉｔｙ，Ｗｕｈａｎ ４３００７９，Ｃｈｉｎａ） Ａｂｓｔｒａｃｔ：Ｔｈｅ ｍａｉｎ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ａｎｄ ｔｙｐｉｃａｌ ａｐｐｌｉｃａｔｉｏｎ ｃｒｉｃｕｉｔ ｏｆ ＴＬＣ５５ １ ０ ｗｈｉｃｈ ｉｓ ａ ８－ｂｉｔ ｈｉｇｈ ｓｐｅｅｄ ａｎａｌｏｇ—ｔｏ—ｄｉｇｉｔａｌ ｃｏｎｖｅ￣ｅｒ．Ｉｎ ｔｈｉｓ ａｒｔｉｃｌｅ，ｔｈｅ ｅｑｕｉｖａｌｅｎｔ ｓａｍｐｌｉｎｇ ｔｅｃｈｎｏｌｏｇｙ ｂａｓｅｄ ｏｎ ＦＰＧＡ ｃｏｎｔｒｏｌ ｉｓ ｉｎｔｒｏｄｕｃｅｄ．Ｓｏ ｔｈａｔ，ｔｈｅ ｈｉｇｈ￣ｅｑｕｅｎｃｙ ｓｉｇｎａｌ ｉｓ ｓａｍｐｌｅｄ ｂｙ ＴＬＣ５５ １ ０． Ｋｅｙ ｗｏｒｄｓ：Ａ／Ｄ ｃｏｎｖｅｒｔｅｒ；ＦＰＧＡ；ｅｑｕｉｖａｌｅｎｔ ｓａｍｐｌｉｎｇ ｔｅｃｈｎｏｌｏｇｙ；ａｎｔｉ－ｊａｍｍｉｎｇ ｔｅｃｈｎｏｌｏｇｙ；ＴＬＣ５５ １０ １ ＴＬＣ５５１０简介 Ｖ。 模拟电路工作电压； Ｖ ：数字电路工作电压； ＴＬＣ５５１０是美国德州仪器ｍ）公司的８位半闪 ＲＥＦＴＳ：内部参考电压。当内部分压器输出额定 速架构Ａ／Ｄ转换器，采用ＣＭＯＳ工艺，大大减少比较 ２ Ｖ基准电压时，该端短路至ＲＥＦＴ： 器数。ＴＬＣ５５１０最大可提供２０ Ｍｓ／ｓ的采样率，可广 ＲＥＦＴ：参考电压（Ｔ代表Ｔｏｐ为２．６ Ｖ）； 泛应用于高速数据转换、数字Ｔｖ、医学图像、视频会 ＲＥＦＢ：参考电压（Ｂ代表Ｂｏｔｔｏｍ为０．６ Ｖ）； 议以及ＱＡＭ解调器等领域。ＴＬＣ５５１０的工作电源为 ＲＥＦＢＳ：参考电压。当内部分压器产生２ Ｖ的额 ５ Ｖ，功耗为１００ ｍＷ（典型值１。内置采样保持电路，可 定基准电压时，该端短路至ＲＥＦＢ。 简化外围电路设计。ＴＬＣ５５１０具有高阻抗并行接口 １．２典型应用电路 和内部基准电阻，模拟输入范围为０．６ Ｖ～２．６ Ｖ。 ＴＬＣ５５１０的基准电源有多种接法，根据不同场 １．１引脚功能描述 ＴＬＣ５５１０采用２４引脚的贴片封装，其引脚配置 如图ｌ所示，各引脚功能描述如下： ＡＧＮＤ：模拟信号地； ＡＮＧＬＯＧ ＩＮ：模拟信号输入端： ＣＬＫ：时钟输入端： ＤＧＮＤ：数字信号地； Ｄ１～Ｄ８：数据输出端。Ｄ１为数据低位，Ｄ８为数 据高位： 丽：输出使能端。 为低电平时数据端有效， 否则数据端为高阻态： 图１ ＴＬＣ５５１０引脚配置 删维普资讯 http://www.cqvip.com 基于ＴＬＣ５５１０的数据采集系统设计 －２３－ ＋１２Ｖ ｃ２２工 工ｃ２１ ４．７ Ｆ＋ 厂＋Ｔ ０．１ Ｆ ＋ｓｖ 镒 Ｒ Ｌ Ｒ ∞腿盯们们∞Ⅶ腿盯Ⅶ 队盯；２队队 ＦＢ１ 二］ ＋５Ｖ ＦＢ２ ［＝ ［＝ ｃ２ ＴＬＣ５５１０ Ｃ１工 ＦＢ３ Ｃ ３ ０．１ Ｆ ：４Ｃ１７ ｕ Ｆ ０．１ Ｆ Ｃ４ Ｃ１０ 上 ４．７ ｕ 工 ４． Ｆ工 合选择适当基准电源．利用内部基准源，ＴＬＣ５５１０典 幅值．根据相位将幅值连续排列即可复原波形。 型应用电路如图２所示。由于其测量范围为０．６ Ｖ～ 采用内触发采样．即由被测信号的某相位点位 ２．６ Ｖ（￣ＩＪ：ＴＬＣ５５１０在转换时模拟输入０．６ Ｖ时对应 为触发．然后存储。其实现过程：每一个完整的采样 数字输出Ｏ０ ０００ ０００，２．６ Ｖ对应的数字输出１１ 需采集２５６个点，每一个采样点都是由相同电平触 １１１ １１１），因此输入信号在进入ＴＬＣ５５１０之前要对 发，触发后启动ＦＰＧＡ内部的计数器，对高频脉冲 其处理，要使该输入信号处于量程内．应加入一个 记数，脉冲数不同，代表相位也不相同。经过２５６个 １．６ Ｖ的直流分量。 周期．就可采集２５６个不同的相位点。 ２基于ＴＬＣ５５１０的数据采集设计 ３基于ＦＰＧＡ的等效采样 ２．１两级采样 ＝１ Ｔ一＿上 ３．１实现方案 ＴＬＣ５５ １０虽采样率高，但受干扰严重。基于上述 该系统设计采用延迟法来实现等效采样。如图 特点，将ＴＬＣ５５１０运用于宽频数字示波器的数据采 ３所示，设输入信号ｆ（ｔ）的周期为 （频率为 ，若将 集。为了提高抗干扰能力，专门设计一个有源晶振 厂（ｔ）的一个周期 以△ｔ等分，在时间 １进行第一次 模块为ＴＬＣ５５１０提供采样时钟，但导致采样率不可 取样，为了采集到下一个相位点．在时间 ２进行第 调。为了解决这个问题，采用两级采样。第一级采样 二次采样， １～ ２可相隔多个信号周期。假设ｍ个， 为控制Ａ／Ｄ转换器对外围的电信号高速采样，并将 则相邻两个采样脉冲的时间间隔为ｆｍ Ａｔ）。如此 其采样保存到ＦＰＧＡ内部寄存器，该级采样率恒定 类推，以下３个采样点则分别在 ３， ４，ｔ５时刻采样。 不变，并由硬件设计实现；第二级采样为软件采样． 在每个触发位置延时Ⅳ△ｔ（Ｎ＝Ｏ，１，２，３…）后存储采 即由ＦＰＧＡ采样控制模块从寄存器中提取第一级采 样，即可合成一个完整波形。这种方法控制方便，通 集结果，该级采样率是可调的。 过ＦＰＧＡ完成整个触发、延时、采样和存储功能，但 ２．２等效采样 对触发电路和延时电路要求很高。 根据奈奎斯特定律，采样频率高于信号频率的 ３．２硬件电路设计 两倍就可恢复原波形。当采样频率等于或小于信号 ３．２．１整形触发电路 频率可采用等效采样，在不同周期获取不同相位的 由于每一次采样都要由某一事件触发．所以该 维普资讯 http://www.cqvip.com ２４一 《国外电子元器ｖｃ）２ｏｏ８年第５期 ２００８年５月 Ｉ－————一７’————— ｔ１ △ｆ ＋ ｔ２ ｔ３ ｔ４ Ｉ羽３等效米样时序 系统设计采用内触发，即触发源为被采样信号，并 故电容快速充电。断开Ｓ１，由于 无放电通路，其 由硬件触发电路实现。该电路可把各种波形的周期 电压基本不变，故 保持不变，即保存采样结果。 信号整形为与原信号周期相同的方波信号。 ３．３软件编程控制 由于采用等效采样技术，其被测信号频率较 等效采样的软件控制实际上是指对采样时刻 高。假设被采样信号的最高频率约为１０ ＭＨｚ，则整 的控制和对外嗣采样保持电路时序的控制，该控制 形器件选用Ｍａｘｉｍ公司的电压比较器ＭＡＸ９１２。当 可以在ＦＰＧＡ内部编程实现，对应的实现模块如图 输入信号电压高于预置的触发电平时，输出高电平； ６所示，主要由两部分组成。其一为数字锁相环 反之输出低电平。图４所示为整形触发电路。 ｆＰＬＬ），用于产生频率足够高的脉冲信号。由于采样 率与△ｔ有关，因此将原来ＦＰＧＡ自带的４０ ＭＨｚ时 Ｌ 钟信号送人数字锁相环使之５倍频，进而提高至 ３ ｃ３２００ ＭＨｚ。其二为控制模块，采用同步开启异步复位 的编程思想。它有两个时钟输入端：ｃｌｋｃｅ２是被测信 号经整形电路后的脉冲信号，该信号为同步信号， 也为触发源。每次采样都由该信号触发开始计数； ｃｌｋ２００是数字锁相环产生的高频采样脉冲，计数开 始后内部计数器对ｃｌｋ一２００计数，当计数到ｍ后（即 ｍ△￡时间），计数完毕，马上控制采样保持电路进入 保持状态，然后在经过若干个ｃｌｋ一２００时钟周期后 （为了使信号完全进入保持状态电平达到稳定），采 样该数据点（每一数据点代表一个相位的数据值）。 若每一个采样周期需要采样２５６个点，则最大延时 为２５６△ｔ＝２５６／２００＝１．２８ ＩＸＳ，而被测信号为１０ ＭＨｚ， 其周期为０．１ ｓ，所以两采样点之间至少要间隔１３ 个周期 该模块的输出电压随输入电压变 化。当到达采样时刻时，输出电压 保持不变，以供ＴＬＣ５５１０采样。 其具体电路如图５所示。 该采样保持电路由两片运 算放大器Ａ１，Ａ２和模拟开关Ａ３ 构成，采样时通过ＦＰＧＡ控制时 钟使Ａ３的通道Ｓ１导通。Ａ１，Ａ２ 为单位增益的电压跟随器，故 Ｕｏ＝Ｕｃ＝Ｕｏ，此时电容充电至 。 因电压跟随器的输出电阻很小， 图５采样保持电路 维普资讯 http://www.cqvip.com 基于ＦＰＧＡ的ＦＦＴ处理器的设计 ●应用与设计 －２５－ 基矛ＦＰＧＡ的ＦＦＴ处理器设计 杨兴，谢志远，戎丽 ｆ华北电力大学电子与通信工程系，河北保定０７１００３） 摘要：针对快速傅里叶变ａ（ＦＺｒ）算法的结构和特点，提出了一种基于现场可编程门阵列（ＦＰＧＡ）－￣． 计ＦＦｒ运算的方案。该方案采用基２算法以及单元结构的设计思路，对ＦＦＴ处理器合理模块化，用 ＶＨＤＬ语言对各个模块编程，并在ＱｕａｒｔｕｓＩＩ软件环境下综合仿真，时序分析结果与Ｍａｔｌａｂ计算结 果相一致验证了设计的正确性。ＦＦｒ与ＦＰＧＡ相结合提高了运算速度，扩大了ＦＦｒ的应用领域。 关键词：数字信号处理；快速傅里叶变换；现场可编程门阵列；蝶形运算；ＥＰ１￥２５ 中图分类号：ＴＮ７６ 文献标识码：Ａ 文章编号：１００６—６９７７（２００８）０５—００２５—０４ Ｄｅｓｉｇｎ ｏｆ ＦＦＴ ｐｒｏｃｅｓｓｏｒ ｂａｓｅｄ ｏｎ ＦＰＧＡ ＹＡＮＧ Ｘｉｎｇ，ＸＩＥ Ｚｈｉ－ｙｕａｎ，ＲＯＮＧ Ｌｉ （Ｄｅｐｔ．ｏｆ Ｅｌｅｃｔｒｏｎｉｃ＆Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｅｎｇｉｎｅｅｒｉｎｇ，Ｎｏａｈ Ｃｈｉｎａ Ｅｌｅｃｔｒｉｃ Ｐｏｗｅｒ Ｕｎｉｖｅｒｓｉｔｙ，Ｂａｏｄｉｎｇ ０７１００３，Ｃｈｉｎａ） Ａｂｓｔｒａｃｔ：Ｂａｓｅｄ ｏｎ ｔｈｅ ｓｔｒｕｃｔｕｒｅ ａｎｄ ｔｈｅ ｏｐｅｒａｔｉｏｎａｌ ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ｏｆ ｆａｓｔ ｆｏｕｒｉｅｒ ｔｒａｎｓｆｏｒｍ（Ｆｒｒ），ａ ｉｍｐｌｅｍｅｎｔａｔｉｏｎ ｍｅｔｈｏｄ ｏｆ ＦＦＴ ｉｎ ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ（ＦＰＧＡ１ ｉｓ ｐｒｅｓｅｎｔｅｄ．Ｉｔ ｅｍｐｌｏｙｅｄ ｒａｄｉｘ一 ２ ａｌｇｏｒｉｔｈ ａｎｄ ｄｉｖｉｄｅｄ ｔｈｅ ＦＦＴ ｐｒｏｃｅｓｓｏｒ ｓｅｖｅｒａｌ ｍｏｄｕｌｅｓ．ａｎｄ ｃａｒｒｉｅｄ ｏｕｔ ｔｈｅ ｐｒｏｇｒａｍｍｉｎｇ ｗｉｔｈ ｔｈｅ ＶＨＤＬ ｔｏ ｅａｃｈ ｍｏｄｕｌｅ．Ｔｈｅ ｓｕｃｃｅｓｓｉｏｎ ａｎａｌｙｓｉｓ ｒｅｓｕｌｔ ａｎｄ ｔｈｅ Ｍａｔｌａｂ ｃｏｍｐｕｔｅｄ ｒｅｓｕｌｔ ｃｏｍｐａｒｅｄ ｈａｓ ｃｏｎｆｉｒｍｅｄ ｔｈｅ ｄｅｓｉｇｎ ａｃｃｕｒａｃｙ ｕｎｄｅｒ Ｑｕａｒｔｕｓ ＩＩ ｓｏｆｔｗａｒｅ ｅｎｖｉｒｏｎｍｅｎｔ ｃｏｍｐｒｅｈｅｎｓｉｖｅ ｓｉｍｕｌａｔｉｏｎ．Ｔｈｅ ｃｏｍｂｉｎａｔｉｏｎ ｏｆ ＦＰＧＡ ａｎｄ ＦＦＴ ｉｎｃｒｅａｓｅｄ ｔｈｅ ｈａｎｄｌｉｎｇ ｓｐｅｅｄ ｏｆ ＦＦＴ ｐｒｏｃｅｓｓｏｒｓ ａｎｄ ｅｘｐａｎｄｅｄ ｉｎ ｔｈｅ ｉｅｌｄ ｏｆ ａｐｐｌｉｃａｔｉｏｎ．ｆ Ｋｅｙ ｗｏｒｄｓ：ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｉｎｇ；ｆａｓｔ ｆｏｕｒｉｅｒ ｔｒａｎｓｆｏｒｍ（ＦＦＴ）；ＦＰＧＡ；ｂｕｔｔｅｒｌｆｙ ｐｒｏｃｅｓｓｉｎｇ；ＥＰ１Ｓ２５ １ 引言 随着数字技术的快速发展，数字信号处理已深 入到各个学科领域。在数字信号处理中，许多算法 如相关、滤波、谱估计、卷积等都可通过转化为离散 傅立叶变换（ＤＦＴ）实现【ｌ＿．从而为离散信号分析从理 Ｓｌ上 ．Ｓｌ上．Ｓｌ上．Ｓｌ上． Ｌ．Ｓｌ上．Ｓｌ上．Ｓｌ上．Ｓｌ上．Ｓｌ上．Ｓｌ上．Ｓｌ上．Ｓｌ上．Ｓｌ上．Ｓｌ上．Ｓｌ上．Ｓｌ上 ．址．址．址．址．址．址．址．址．址．址．址．址．址．址．址．址．址．址．址．址．址．址．址．址．址．址 ４ 结束语 采用传统的实时采样方法可对频率低于１ ＭＨｚ 『Ｍ１．北京：北京航空航天大学出版社，２００４． ［３］Ｓｃｈｉｌｄｔ，Ｈ．Ｃ语言大全（第四版）［Ｍ］．北京：电子工 业出版社．２００２． 的信号进行采样，而对于频率较高的信号，则介绍 的基于ＦＰＧＡ的等效采样技术．能使得ＴＬＣ５５１０对 ［４］Ｍｉｃｈａｅｌ Ｄ．Ｃｉｌｅｔｔｉ．Ｖｅｒｉｌｏｇ ＨＤＬ高级数字设计（英 文版）『Ｍ１．北京：电子工业出版社，２００４． 高频信号采样，ＴＬＣ５５１０应用更加广泛。 参考文献： ［１］全国大学生电子设计竞赛组委会．全国大学生电 子设计竞赛获奖作品精选（２００３）［Ｍ］．北京：北京 理工大学出版社．２００５． ［２］马忠梅．单片机的Ｃ语言应用程序设计（第三版） ［５］谢自美．电子线路设计－实验·测试［Ｍ］．武汉：华中 理工大学出版社．２０００． ［６］夏宇闻．Ｖｅｒｉｌｏｇ数字系统设计教程［Ｍ］．北京：北京 航空航天大学出版社．２００１． 收稿日期：２００８—０３—１９ 稿件编号：２００８０３０１７
