*CN202424651U*
(10)授权公告号 CN 202424651 U(45)授权公告日 2012.09.05
(12)实用新型专利
(21)申请号 201220004969.2(22)申请日 2012.01.06
(73)专利权人桂林电子科技大学
地址541004 广西壮族自治区桂林市七星区
金鸡路1号(72)发明人王卫东 张学敏
(74)专利代理机构桂林市持衡专利商标事务所
有限公司 45107
代理人陈跃琳(51)Int.Cl.
H03K 5/15(2006.01)H03K 3/017(2006.01)
(ESM)同样的发明创造已同日申请发明专利
权利要求书 1 页 说明书 5 页 附图 3 页权利要求书1页 说明书5页 附图3页
(54)实用新型名称
一种可调非重叠时钟发生器(57)摘要
本实用新型公开一种可调非重叠时钟发生器，主要由振荡电路和至少2路占空比可调电路组成；其中2路或2路以上的占空比可调电路相互并联，且每1路占空比可调电路的输入端均与振荡电路的输出端相连；每1路占空比可调电路上各带有一占空比调节端，不同的占空比控制信号从不同的占空比可调电路进入时钟发生器本体中；占空比调节电路的输出端形成时钟发生器本体的输出端。本实用新型具有占空比可调、且频率输出范围宽的特点。CN 202424651 UCN 202424651 U
权 利 要 求 书
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1.一种可调非重叠时钟发生器，包括时钟发生器本体，其特征在于：时钟发生器本体主要由振荡电路和至少2路占空比可调电路组成；其中2路或2路以上的占空比可调电路相互并联，且每1路占空比可调电路的输入端均与振荡电路的输出端相连；每1路占空比可调电路上各带有一占空比调节端，不同的占空比控制信号从不同的占空比可调电路进入时钟发生器本体中；占空比调节电路的输出端形成时钟发生器本体的输出端。
2.根据权利要求1所述的一种可调非重叠时钟发生器，其特征在于：每1路占空比调节电路均由2个相互形成并联的输入反相器和控制反相器构成；其中输入反相器的输入端形成振荡电路的输入端，控制反相器的输入端形成占空比调节端，输入反相器与控制反相器的输出端相连后形成该占空比调节电路的输出端。
3.根据权利要求2所述的一种可调非重叠时钟发生器，其特征在于：每1路占空比调节电路还包括有2个相互形成串联的中间反相器和输出反相器；其中中间反相器的输入端连接在输入反相器和控制反相器的输出端上，此时输出反相器的输出端形成该占空比调节电路的输出端。
4.根据权利要求3所述的一种可调非重叠时钟发生器，其特征在于：中间反相器的输出端上还引出一路互补信号输出端。
5.根据权利要求1～4中任意一项所述的一种可调非重叠时钟发生器，其特征在于：所述振荡电路主要由输入控制电路和N级串联的延时单元构成，其中每1级延时单元包括相互形成串联的传输门电路和振荡反相器，上述N为等于或大于3的奇数；外部输入的输入电压信号在进入时钟发生器本体之后立即分为2路，其中1路直接接入每1级延时单元传输门的1个控制端，另一路经过输入控制电路后接入每1级延时单元传输门的另1个控制端；最后一级延时单元的振荡反相器的输出端分为2路，1路作为反馈端连接至第一级延时单元的的输入端，另1路则形成振荡电路的输出端。
6.根据权利要求5所述的一种可调非重叠时钟发生器，其特征在于：所述输入控制电路为由2个相同的场效应管构成；其中第一场效应管的源极与供电电源的正极相连，第二场效应管的漏极和栅极与供电电源的负极相连；第一场效应管的漏极与第二场效应管的源极连接，第一场效应管的栅极形成输入控制电路的输入端。
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说 明 书
一种可调非重叠时钟发生器
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技术领域
[0001]
本实用新型涉及一种非重叠时钟发生器，具体涉及一种可调非重叠时钟发生器。
背景技术
开关电容(SC)技术是CMOS超大规模集成电路中的热点。开关电容电路不仅广泛
应用于模拟信号处理(如滤波器、开关电容DC-DC转换器和电压比较器等)，还渗入到混合信号模块(如模数转换器、∑-Δ调制器和采样模拟结构)。而非重叠时钟发生器则被用来控制电容充放电的开关，是开关电容电路的核心模块之一。传统的非重叠时钟发生器设计一般采用与/或非门以及反相器链组成延时单元。尽管以往的研究者对非重叠时钟发生器提出了不同的设计方法，但是其中的时钟电路模块大都独立于输入信号发生器，因此均只能算是整形电路。在这些电路中，定义非重叠时钟对(clk1，clk2)属性的参数，比如占空比、非重叠时间间隔Δτ[clk1，clk2]和上升/下降时间都依赖于延迟单元的构成。一旦电路集成，这些参数将不能改变。此外，在此种传统设计的概念范畴内，由于延迟单元数目的限制，基础电路只限于中到高频率的应用。有研究者提出适于低频率应用的电路设计，但所需的晶体管数达到上百个。有的研究者意识到了振荡器与时钟一体化的重要性，提出运用数控振荡器(DCO)结构来实现从振荡信号发生到非重叠时钟产生的全过程。但是，为了控制非重叠时钟对的属性，采用了DCO、电平转换器以及其它一些数字电路，使得电路结构变得非常复杂。
[0002]
实用新型内容
[0003] 本实用新型所要解决的技术问题是提供一种可调非重叠时钟发生器，其具有占空比可调、且频率输出范围宽的特点。[0004] 为解决上述问题，本实用新型是通过以下技术方案实现的：[0005] 本实用新型一种可调非重叠时钟发生器，包括时钟发生器本体。该时钟发生器本体主要由振荡电路和至少2路占空比可调电路组成；其中2路或2路以上的占空比可调电路相互并联，且每1路占空比可调电路的输入端均与振荡电路的输出端相连；每1路占空比可调电路上各带有一占空比调节端，不同的占空比控制信号从不同的占空比可调电路进入时钟发生器本体中；占空比调节电路的输出端形成时钟发生器本体的输出端。[0006] 上述方案中，每1路占空比调节电路均由2个相互形成并联的输入反相器和控制反相器构成；其中输入反相器的输入端形成振荡电路的输入端，控制反相器的输入端形成占空比调节端，输入反相器与控制反相器的输出端相连后形成该占空比调节电路的输出端。
[0007] 为了改善输出信号的波形，上述每1路占空比调节电路还包括有2个相互形成串联的中间反相器和输出反相器；其中中间反相器的输入端连接在输入反相器和控制反相器的输出端上，此时输出反相器的输出端形成该占空比调节电路的输出端。
[0008]
为了获得互补信号，上述中间反相器的输出端上还引出一路互补信号输出端。
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为了获得宽频率的调谐能力，上述振荡电路主要由输入控制电路和N级首尾相连
的延时单元构成，其中每1级延时单元包括相互形成串联的传输门电路和振荡反相器，上述N为等于或大于3的奇数；外部输入的输入电压信号在进入时钟发生器本体之后立即分为2路，其中1路直接接入每1级延时单元传输门的1个控制端，另一路经过输入控制电路后接入每1级延时单元传输门的另1个控制端；最后一级延时单元的振荡反相器的输出端分为2路，1路作为反馈端连接至第一级延时单元的的输入端，另1路则形成振荡电路的输出端。
[0010] 为了保证传输门的栅压之和不变，上述所述输入控制电路为由2个相同的场效应管构成；其中第一场效应管的源极与供电电源的正极相连，第二场效应管的漏极和栅极与供电电源的负极相连；第一场效应管的漏极与第二场效应管的源极连接，第一场效应管的栅极形成输入控制电路的输入端。[0011] 与现有技术相比，本实用新型具有如下特点：
[0012] 1)通过在振荡电路的后方并联至少2路占空比调节电路产生非重叠的时钟信号，让本实用新型能够集振荡信号产生与非重叠时钟发生于一体，从而打破了传统的非重叠时钟电路结构，使得该电路成为一个真正意义上的时钟发生器；
[0013] 2)由于占空比调节电路的占空比控制信号能够引出时钟发生器的外部，这不仅可以对时钟发生器输出的时钟信号的时间间隔进行灵活调节，而且能够在简化电路的前提下产生互补的、高电平区域非重叠的和/或低电平区域非重叠等多对非重叠时钟；[0014] 3)振荡电路采用基于传输门的压控振荡器，由于传输门作为可调的等效电阻能有宽的阻值范围即振荡电路能够获得宽频率范围，因此本实用新型能够具有多个数量级的宽频率调谐范围，可以广泛应用于低频率领域(如生物医学信号处理)和高频领域(如无线传感器网络节点探测及处理某一信号)。附图说明
[0015] [0016] [0017] [0018] [0019] [0020]
图1为一种可调非重叠时钟发生器的原理框图；图2为振荡电路的电路图；
图3为占空比调节电路的电路图；图4为图3的等效电阻模型；
图5为一种可调非重叠时钟发生器的仿真结果；图6为图5的细节放大图。
具体实施方式
[0021] 参见图1，本实用新型一种可调非重叠时钟发生方法，包括方波信号产生步骤和方波信号占空比调节步骤，其振荡电路产生的方波信号分别输入到至少2路占空比调节电路中，每1路占空比调节电路在不同占空比控制信号的作用下实现方波信号的占空比调节，由此获得至少2路具有不同占空比的输出信号，这些具有不同占空比的输出信号即为非重叠时钟信号。
[0022] 上述每1路占空比调节电路均由2个相互形成并联的输入反相器和控制反相器构成；从输入反相器输入端输入的方波信号在从控制反相器输入的占空比控制信号的调节
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下，改变输入反相器的翻转点来实现输入方波信号的占空比调节。为了使最终信号的波形更好，每1路占空比调节电路还含有2个相互形成串联的中间反相器和输出反相器，中间反相器和输出反相器串接在上述输入反相器的翻转点上，以改善占空比调节电路输出信号的波形。
[0023] 上述振荡电路主要由输入控制电路和N级首尾相连的延时单元构成，其中每1级延时单元包括相互形成串联的传输门和振荡反相器，上述N为等于或大于3的奇数；外部输入的输入电压信号经输入控制电路调整后形成互补电压信号，该互补电压信号的电压大小为电源的电压与输入电压信号的电压之差；上述输入电压信号与互补电压信号分别送入每1级延时单元的传输门的2个控制端、让所有的传输门在导通和截止状态间转换，并促使延时单元产生具有宽频率可调谐范围的方波信号。
[0024] 本电路设计是建立在占空比可调的传输门结构压控振荡器(TG-VCO)基础之上的。输入信号通过输入控制电路形成两路信号，并同时对延时单元中的传输门进行控制调节。此调节主要是为了使振荡电路的输出信号获得宽频率的调谐范围。经过N级由传输门和反相器组成的延时单元后，振荡电路输出方波信号。考虑到对该输出信号进行电压控制，可改变其占空比。沿着这个思路，为了获得两相不重叠时钟信号，我们提出并行电压控制的设计方案，用两个控制电压通过占空比调节电路分别对TG-VCO的输出信号进行不同占空比的调节，从而使VCO直接输出两相不重叠时钟，实现了振荡信号的产生与两相非重叠时钟信号的发生一体化。
[0025] 根据上述方法所设计的一种可调非重叠时钟发生器，如图1所示，其主要由振荡电路和至少2路占空比可调电路组成；其中2路或2路以上的占空比可调电路相互并联，且每1路占空比可调电路的输入端均与振荡电路的输出端相连；每1路占空比可调电路上各带有一占空比调节端，不同的占空比控制信号从不同的占空比可调电路进入时钟发生器本体中；占空比调节电路的输出端形成时钟发生器本体的输出端。[0026] 为了获得宽频率调谐能力，在本实用新型中，所述振荡电路采用基于传输门结构的压控振荡器(TG-VCO)。即所述振荡电路主要由输入控制电路和N级首尾相连的延时单元构成，其中每1级延时单元包括相互形成串联的传输门电路和振荡反相器。上述N为等于或大于3的奇数，如N＝3、7、9、11……，在本实施例中，采用3级延时单元。外部输入的输入电压信号在进入时钟发生器本体之后立即分为2路，其中1路直接接入每1级延时单元传输门的1个控制端，另一路经过输入控制电路后接入每1级延时单元传输门的另1个控制端；最后一级延时单元的振荡反相器的输出端分为2路，1路作为反馈端连接至第一级延时单元的的输入端，另1路则形成振荡电路的输出端。由于传输门由一个N沟道场效应管和一个P沟道场效应管并联构成，且用于控制N沟道场效应管栅极和P沟道场效应管的栅极的电压之和为Vdd。因此为了保证此栅压之和Vdd不变，在本实用新型中，可用2个相同的场效应管构成输入控制电路。其中第一场效应管的源极与供电电源的正极相连，第二场效应管的漏极和栅极与供电电源的负极相连；第一场效应管的漏极与第二场效应管的源极连接，第一场效应管的栅极形成输入控制电路的输入端。参见图2。
[0027] 通过调节传输门电路的输入电压控制信号来改变晶体管的工作区域，使传输门在导通状态和截止状态间进行转换，传输门等效电阻、由反相器和传输门组成的延时单元同时发生改变，进而让振荡电路输出信号的频率得以被电压控制，且频率与传输门等效电阻
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间的关系如下式所示：
[0028] [0029]
①
上式中，N为延迟单元级数，τ为每个单元的延时，Gm为反相器的跨导，Rtg为传
输门等效电阻，Cg为寄生电容。因为Gm和Cg是器件参数，通常被认为是常数，所以振荡频率主要受Rtg影响。
[0030] 考虑到对振荡电路的输出信号进行电压控制，可改变其占空比。沿着这个思路，为了获得两相不重叠时钟，本实用新型提出了并行电压控制的设计方案，用两个控制电压分别对TG-VCO的输出信号进行不同占空比的调节，从而使VCO直接输出两相不重叠时钟。要改变振荡电路输出信号的占空比，实则需要改变一个信号周期内高电平与低电平所占的比例。当构成反相器的PMOS管和NMOS管都饱和时，其电压传输特性曲线近似为垂直线段，这个区域内的理想增益为无穷大。翻转点，也称翻转阈值，定义为令反相器输入、输出电压相等的点。当反相器的两个晶体管都处于饱和区域时，可通过改变反相器的翻转点来实现高、低电平的转换，从而改变输出信号的占空比。用于控制TG-VCO输出信号的占空比调节电路如图3所示，即每1路占空比调节电路均由2个相互形成并联的输入反相器和控制反相器构成。其中输入反相器由晶体管M15和晶体管M16构成，该输入反相器的输入端形成振荡电路的输入端，TG-VCO输出的方波信号Vin由此输入；控制反相器由晶体管M17和晶体管M18构成，该控制反相器的输入端形成占空比调节端，占空比控制信号Vduty由此输入；输入反相器与控制反相器的输出端相连后形成该占空比调节电路的翻转点；为了使最终信号的波形更好，在上述占空比调节电路的翻转点后还串接有2个反相器。即每1路占空比调节电路还包括有2个相互形成串联的中间反相器和输出反相器；其中中间反相器由晶体管M19和晶体管M20构成，该中间反相器的输入端连接在输入反相器和控制反相器的输出端上，中间反相器的输出端为互补信号输出端，互补输出信号Vout’由此输出；输出反相器由
该输出反相器的输入端与中间反相器的输出端相连，输出反晶体管M21和晶体管M22构成，
相器的输出端形成该占空比调节电路的输出端，输出信号Vout由此输出。[0031] 假设所有的管子工作于饱和区，输入反相器和控制反相器的等效电阻模型如图4所示，节点电压Vb可通过下式计算：
[0032] [0033]
②
R为场效应管的导通电阻(on-resistance)，其中R17和R18可看作可变电阻。调节Vduty来控制R17和R18的阻值，Vb的值也随之改变。因此，M15和M16组成的输入反相器的翻转点可被Vduty控制，由此可对振荡电路输出信号的占空比进行调节。[0034] 在本实施例中，将两个占空比调节电路图3的输入Vin并联于振荡电路图2的输出，即可实现图1原理框图所示的非重叠时钟发生器。Vduty1、Vduty2分别是两个占空比调节电路的控制电压。通过设置这两个控制电压，得出不同占空比的输出信号，由此产生非重叠时钟对。由于中间反相器和输出反相器可以输出互为反相的信号，因此可以在中间反相器后增设一个互补信号输出端，那么该互补信号输出端输出的信号nclk1便与原设在输出反相器后的信号输出端输出的信号clk1互为一对反相互补的时钟信号。根据该方案，若每
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一路占空比电路都能够输出一对反相互补的时钟信号的话，那么就可以得出不同的非重叠时钟信号。以并联2个图4的占空比电路为例，那么总共可以输出4个信号即clk1、nclk1、clk2、nclk2，这4个信号的波形如图5和图6所示。其中具有：[0035] 2组互补非重叠时钟信号：clk1和nclk1、clk2和nclk2。它们的特点是clk为高的时候，nclk为低，高、低电平部分永不重叠。[0036] 1组高电平部分非重叠时钟信号：clk1和clk2。它们的低电平部分是可以重叠的。[0037] 1组低电平部分非重叠时钟信号：nclk1和nclk2。它们的高电平部分是可以重叠的。
[0038] 可见，并联多少路占空比可调电路，就可以输出多少对互补非重叠时钟信号，即clk和nclk。
[0039] 当振荡电路的输出端只接有一路占空比可调电路时，只输出一组互补非重叠时钟信号。
[0040] 当振荡电路的输出端并联2路占空比可调电路时，可输出2组互补信号，1组高电平不重叠信号，1组低电平不重叠信号。
[0041] 当振荡电路的输出端并联3路占空比可调电路时，可输出3组互补信号，3组高电平部分不重叠信号，3组低电平部分不重叠信号。例如，通过调节3路占空比调节电路的不同的信号占空比，输出6个信号：clk1(高电平部分占44％)，nclk1(56％)，clk2(80％)，nclk2(20％)，clk3(60％)，nclk3(40％)。其中具有：[0042] 3组互补非重叠信号对：clk1和nclk1，clk2和nclk2，clk3和nclk3。[0043] 3组高电平部分不重叠信号对：clk1和nclk2，clk1和nclk3，clk3和nclk2。[0044] 3组低电平部分不重叠信号对：clk2和nclk1，clk2和nclk3，clk3和nclk1。[0045] 因此，本实用新型通过并联多路占空比调节电路可获得多对非重叠时钟信号，包括有互补非重叠信号对、高电平部分不重叠信号对和低电平部分不重叠信号对。
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