含两个-译码器的HC芯片版图

集成电路课程设计

1. 目的与任务

本课程设计是《集成电路分析与设计基础》的实践课程，其主要目的是

使学生在熟悉集成电路制造技术、半导体器件原理和集成电路分析与设计基

础上，训练综合运用已掌握的知识，利用相关软件，初步熟悉和掌握集成电

路芯片系统设计→电路设计及模拟→版图设计→版图验证等正向设计方法。

2. 设计题目与要求

2.1 设计题目及其性能指标要求

器件名称：含两个 2-4 译码器的 74HC139 芯片

要求电路性能指标：

（1） 可驱动 10 个 LSTTL 电路（相当于 15pF 电容负载）；

（2） 输出高电平时，|I |≤20μ A，V

OH

OH，min

=4.4V；

（3） 输出底电平时，|I |≤4mA，V

OL r

f

pd

OL，man

=0.4V；

（4） 输出级充放电时间 t =t ，t ＜25ns；

（5） 工作电源 5V，常温工作，工作频率 f work =30MHz，总功耗 P ＝

max

150mW。

2.2 设计要求

1. 完成设计 74HC139 芯片的全过程；

2. 设计时使用的工艺及设计规则： MOSIS:mhp_n12；

3. 根据所用的工艺，选取合理的模型库；

4. 选用以 lambda(λ )为单位的设计规则；

5. 全手工、层次化设计版图；

6. 达到指导书提出的设计指标要求。

3. 设计方法与计算

3.1 74HC139 芯片简介

74HC139 是包含两个 2 线-4 线译码器的高速 CMOS 数字电路集成芯片，

能与 TTL 集成电路芯片兼容，它的管脚图如图 1 所示，其逻辑真值表如表 1

所示：

图 1 74HC139 芯片管脚图

表 1

74HC139 真值表

数据输出

Y 0 0

片选 C

输入

A

s 1

A

0

Y 1 1

Y 2 1

Y 3 1

0 0 0 0 1

0 0 1 1 ×

0 1 0 1 ×

1 1 1 1

0 1 1 1

1 0 1 1

1

0 1

从图 1 可以看出 74HC139 芯片是由两片的 2—4 译码器组成的，因此设

计时只需分析其中一个 2—4 译码器即可，从真值表我们可以得出 Cs 为片选

端，当其为 0 时，芯片正常工作，当其为 1 时，芯片封锁。A1、A0 为输入

端，Y0-Y3 为输出端，而且是低电平有效。

2—4 译码器的逻辑表达式，如下所示：

Y  C  A  A  C  A  A

0

s

1

0

s

1

1

s

1

0

s

1

0

Y  C  A  A  C  A  A

0

Y  C  A  A  C  A  A

2

s

1

0

s

1

0

Y  C  A  A  C  A  A

3

s

1

0

s

1

0

74HC139 的逻辑图如图 2 所示：

图 2 74HC139 逻辑图

3.2 电路设计

本次设计采用的是 m12_20 的模型库参数进行各级电路的尺寸计算，其

参数如下：

NMOS: ε ox=3.9×8.85×10﹣12F/m μ n=605.312×10﹣4 ㎡/Vs

tox=395×10﹣10m Vtn=0.81056V

PMOS: ε ox=3.9×8.85×10﹣12F/m μ p=219×10﹣4 ㎡/Vs

tox=395×10﹣10m Vtp=﹣0.971428V

3.2.1 输出级电路设计

根据要求输出级电路等效电路图如图 3 所示，输入 Vi 为前一级的输

出，可认为是理想的输出，即 V =Vss, V =VDD。

IL

IH

图 3 输出级电路

（1） 输出级 N 管（W/L）N 的计算

当输入为高电平时，输出为低电平，N 管导通，且工作在线性区，而后级有

较大的灌电流输入，要求|I |≤4mA，V OL，man =0.4V，根据 NMOS 管理想电流分

OL

方程分段表达式：

因此，

则，

(2) 输出级 P 管（W/L）P 的计算

当输入为低电平时，输出为高电平，P 管导通，且工作在线性区。同时要求

N 管和 P 管的充放电时间 t =t ，分别求出这两个条件下的（W/L） P，min 极限

r

f

值，然后取大者。

1. 以|I |≤20μA，V

OH

OH，min

=4.4V 为条件计算（W/L） P，min 极限值：用 PMOS

管的理想电流方程分段表达式：

因此,

则，

2. N 管和 P 管的充放电时间 tr 和 tf 表达式分别为

 2 C  tox V 0.1V  L  t  

2 f 

1

ox

L tn dd

WVVn n dd tn

dd tn

V  19V  20V  

ln dd tn     

V

dd  

0.1VC  tox  L   2 V V tp dd

t    

r2W  V  V Vox   V









ln 

V

  

p

L

p 

dd

1

tp

  dd

 19V  20 V

dd tp 

令 tr=tf 可以计算（W/l）

的值，计算过程如下：

p,min

dd

tp

计算得出：

则（W/L）P=140

取其中的大值作为输出级 P 管的尺寸，则（W/L）P=140 3.2.2 内部反相器中各 MOS 管的尺寸计算

内部基本反相器如图 4 所示，它的 N 管和 P 管尺寸依据充放电时间 t 和

r

t 方程来求。关键点是先求出式中 C （即负载）。

f

L

图 4 内部反相器

它的负载由以下三部分电容组成：①本级漏极的 PN 结电容 C ；②下级

PN

的栅电容 C ；③连线杂散电容 C 。

g

① 本级漏极的 PN 结电容 C 的计算

PN

S

C ＝C ×（Wb）+C ×(2W+2b)

PN

j

jsw

其中 C 是每 um2 的结电容，C 是每 um 的周界电容，b 为有源区宽度，可从

j

jsw

设计规则获取。如若最小孔为 2λ ×2λ ，孔与多晶硅栅的最小间距为 2λ ，

孔与有源区边界的最小间距为 2，则取 b＝6λ 。C 和 C 可用相关公式计算，

j

或从模型库选取，或用经验数据。其中采用的模型库参数如下所示：

jsw

C C

j.N

5 F / m 2 C  9 10

jsw.N

 5.25 1010 F / m  3 1010 F / m

j.P

 2.033 104 F / m 2 C

jsw.P

总的漏极 PN 结电容应是 N 管和 P 管的总和，即：

注意：此处 WN 和 WP 都为国际单位 ② 栅电容 Cg 的计算

        

oxoxWWL  ＝（ ＋ ）  ox   ＋ AP  C ＝C  N t t g N P t ＋Cg＝ A  ox   ox   ox  g，N ，P

此处 WN 和 WP 为与本级漏极相连的下一级的 N 管和 P 管的栅极尺寸，近似取

输出级 WN 和 WP 的尺寸。

将输出级 N 管和 P 管的宽长比：（W/L）N=48 和（W/L）P=140 代入公式

进行计算，根据设计规则，λ =0.6μ ，L=2λ =1.2μ ，代入得：

③ 连线杂散电容 C S

 ox C ＝ A 

S tox  

一般 C ＋C ≈10C ，可忽略 C 作用，因此可以得出：

PN

g

S

S

又因为：

0.1V C  tox  L   2 V1 tp dd

t     L r2ox    W   V V  V  V

C  tox  L   2 V 0.1V119V20V ddtnlntn  dd t   W   2VV  ox  n  V  V  V f

n dd tn dd tn dd  













 19V  20 V 

dd tp  ln   V  

N

P

令



，并把 的值代入公式，根据

p

pdd tp



≤2nS的条件，计算出Wdd和W

dd

tp



的值。

即，

使

=2nS，即

因此，

所以，内部反相器的尺寸为：

3.2.3 内部逻辑门 MOS 的尺寸计算

内部逻辑门的电路如图 5 所示。根据截止延迟时间 t 和导通延迟时间 t 的

pLH

要求，在最坏情况下，必须保证等效 N 管、P 管的等效电阻与内部基本反相

pHL

器的相同，这样三输入与非门就相当于内部基本反相器了。因此，N 管的尺

寸放大 3 倍，而 P 管尺寸不变，即：

W   W   ＝3   

 L 

N，内部反相器 L W W  N，与非门＝     

 L  P，与非门  L  P，内部反相器

图 5 内部逻辑门

代入内部反相器的尺寸得，内部逻辑门的尺寸为：

3.2.4 输入级设计

由于本电路是与 TTL 兼容，TTL 的输入电平 V 可能为

2.4V，如果按正常内部iH反相器进行设计，则 N 、P 构成的 CMOS 将有较大直流功耗。故采用如图

1

1

示的电路，通过正反馈的 P 2

作为上提拉管，使 V iH较快上升，减小功耗，加快

翻转速度。

图 6 输入级电路

6 所

（1）输入级提拉管 P 的（W/L） 的计算

2

P2

为了节省面积，同时又能使 V 较快上升，取（W/L） ＝1。若取 L=2λ ，W=2

iH

P2

λ ，要特别注意版图的画法，不要违反设计几何规则。为了方便画版图，此

处的 L 允许取 6λ 。

所以，

（2）输入级 P

管（W/L） 的计算

1P1

此处 P 1

管的尺寸取内部反相器中 P 管的尺寸，则

（3）输出级 N 1

管（W/L） N1

的计算

由于要与 TTL 电路兼容，而 TTL 的输出电平在 0.4～2.4V 之间，因此要选取

反相器的状态转变电平：

V * 

V

iL,max

 V iHI

2 ,min

 1.4V

又知：

V *＝V  V  V p

I

 dd /tp  tn1 n

  n

/  p

代入数据得：

计算得到：

又因为     W 

t  n

ox

 W L

 ，    

n

tp

ox

 L



p

n

p

ox

ox

所以，

因此，

3.2.5 缓冲级的设计 （1）输入缓冲级

由 74HC139 的逻辑图可知，在输入级中有三个信号：C 、A 、A 。其中 C 经一

s

级输入反相器后，形成 C ，用 C 去驱动 4 个三输入与非门，故需要缓冲

s

s

1 0 s

级，使其驱动能力增加。同时为了用 C 驱动，必须加入缓冲门。由于 A 、A 0

s

1

以及 A 、 A 各驱动内部与非门 2 个，所以可以不用缓冲级。

1

0

C 的缓冲级设计过程如下：

s

C 的缓冲级与输入级和内部门的关系如图 7 所示。图中 M 为输入级，M 为内

s

1 2

部门，M 为缓冲级驱动门。M 的 P 管和 N 管的尺寸即为上述所述的。

3

1

图 7 Cs 的缓冲级

输入级 CMOS 反相器 P 管和 N 管尺寸，M 的 P 管和 N 管的尺寸即为内部基本

1

反相器 P 管和 N 管尺寸，M 的 P 管和 N 管的尺寸由级间比值（相邻级中 MOS

1

1 2

管宽度增加的倍数）来确定。如果要求尺寸或功耗最佳，级间比值为 2～

1 3

10。具体可取 N 。N 为扇出系数，它的定义是：

N＝

前级等效反相器栅的面 积

下级栅的面积

在本例中，前级等效反相器栅的面积为 M 的 P 管和 N 管的栅面积总和，下级

2

栅的面积为 4 个三输入与非门中与 C 相连的所有 P 管和 N 管的栅面积总和。

s

因此，

所以，

(2)输出缓冲级

由于输出级部分要驱动 TTL 电路，其尺寸较大，因而必须在与非门输出与输

出级之间加入一级缓冲门 M ，如图 8 所示。将与非门 M 等效为一个反相器，

1

类似上述 C 的缓冲级设计，计算出 M 的 P 管和 N 管的尺寸

s

1

0

图 8 输出缓冲级

同理，级间的扇出系数为：

N ＝

前级等效反相器栅的面 积

下级栅的面积

将内部逻辑门等效为一个反相器，则其等效尺寸等于内部反相器的尺寸，计

算得出：

所以，

3.2.6 输入保护电路设计

因为 MOS 器件的栅极有极高的绝缘电阻，当栅极处于浮置状态时，由于某种

原因（如触摸），感应的电荷无法很快地泄放掉。而 MOS 器件的栅氧化层极

薄，这些感应的电荷使得 MOS 器件的栅与衬底之间产生非常高的电场。该电

场强度如果超过栅氧化层的击穿极限，则将发生栅击穿，使 MOS 器件失效，

因此要设置保护电路。

输入保护电路有单二极管、电阻结构和双二极管、电阻结构。图 9 所示的为

双二极管、电阻结构输入保护电路。保护电路中的电阻可以是扩散电阻、多

晶硅电阻或其他合金薄膜电阻，其典型值为 300～500Ω 。二极管的有效面积

可取 500μ m2，或用 Shockley 方程计算。

输入保护电路的版图可按相关的版图设计要求自己设计，也可调用单元库中

的 pad 单元版图。如果版图设计中准备调用单元库中的 pad 标准单元版图，

因其包含保持电路，就不必别外的保护电路设计。

图 9 输入保护电路

至此，完成了全部器件的尺寸计算，汇总列出各级 N 管和 P 管的尺寸如下：

输入级：

内部反相器：

输入缓冲级：

内部逻辑门：

输出缓冲级：

输出级：

3.3 功耗与延迟估算

在估算延时、功耗时，从输入到输出选出一条级数最多的去路进行估算。在

74HC139 电路从输入到输出的所有各支路中，只有 C 端加入了缓冲级，其级

s

数最多，延时与功耗最大，因此在估算 74HC139 芯片的延时、功耗时，就以

C 支路电路图(如图 10 所示)来简化估算。

s

图 10

3.3.1 模型简化

由于在实际工作中，四个三输入与非门中只有一个可被选通并工作，而另三

个不工作，所以估算功耗时只估算上图所示的支路即可。

在 C 端经三级反相器后，与四个三输入与非门相连，但图 10 所示的支路与另

s

外不工作的三个三输入与非门断开了，所以用负载电容 C 来等效与另外三个

L1

不工作的三输入与非门电路，而将工作的一个三输入与非门的两个输入接高

电平，只将 C 端信号加在反相器上。在 X 点之前的电路，由于 A ，A ，C 均

s

为输入级，虽然 A 、A 比 C 少一个反相器，作为工程估算，可以认为三个输

0

0 1 s

入级是相同的，于是，估算功耗时对 X 点这前的部分只要计算 C 这一个支

s

1 s

路，最后将结果乘以 3 倍就可以了。在 X 点之后的电路功耗，则只计算一个

支路。

3.3.2 功耗估算

CMOS 电路的功耗中一般包括静态功耗、瞬态功耗、交变功耗。由于 CMOS 电

路忽略漏电，静态功耗近似为 0，工作频率不高时，也可忽略交变功耗，则

估算时只计算瞬态功耗 P 即可。按下列公式计算瞬态功耗。

T

其中：

C ＝3    C

L总 PN

PN , X前

  C

g , X前

  C s, X前  C

L1

  C

PN , X后

  C

g , X后

  C s, X后  C

L

C 为本级漏极 PN 结电容，按 2.2.2①相关公式计算

C 为与本级漏极相连的下一级栅电容，按 2.2.2②的 C 计算

g

g

C 为从本级漏连接到下一级栅的连线杂散电容，其值较小，可忽略不计

S

C 为被断开的三个三输入与非门栅电容，按 2.2.2②的 C 计算

L1

g

C 为最后一级（即输出级）的下一级栅电容，即负载电容 15pF

L

X 前、X 后表示 C 支路电路中 X 点之前或 X 点之后的所有器件

s

因此，

所以，整个 74HC139 芯片的功耗为：

3.3.3 延迟估算

算出每一级等效反相器延迟时间，总的延迟时间为各级（共 6 级）延迟时间

的总和。各级等效反相器延迟时间可用下式估算：

t

pd

 ( t

 t2 ) 

2 2 2

( r  f )

各字母代表的意义如图 11 所示。

Vi Vdd

0.5

t

tpLH tpHL

Vo Vdd 0.9

0.5

0.1

0

tt r

tf

图 11

由上面的计算可以看出， C ，即最后一级（即输出级）的下一级栅电容比起

L

其它电容都大得多，在这里为了简化运算，用最后一级功耗乘以级数进行估

算，并假设每一级延迟都相同。

所以，最后一级的延迟时间为：

总延迟为：

因此该电路设计满足设计要求。

4. 电路模拟

电路模拟中为了减小工作量，使用上述功耗与延迟估算部分用过的 C 支路电路

s

图。为了计算出功耗，在两个电源支路分别加入一个零值电压源 V 和 V ，电

I1

压值为零（如图 12 所示），在模拟时进行直流扫描分析，然后就可得出功耗。

I2

图 12 电路模拟用 Cs 支路

把此电路图转为 SPICE 文件，加入电路特性分析指令和控制语句，即可对电路

进行仿真。

采用前面所计算得到的各个器件的宽长比，进行第一次电路仿真，我发现有些

仿真结果不是那么的理想，直流分析时的转换电平 Vs 没有达到 1.4V，为了改

变转换电平，我对输入级的尺寸进行适当地修改，使电路仿真符合设计要求。

修改后的输入级尺寸如下：

采用修改过的数据，再一次进行电路仿真。

4.1 直流分析

当 Vcs 由 0.4V 变化到 2.4V 的过程中，观察波形得到阈值电压（状态转变电

平）Vs。Vs 的值应该为 1.4V。直流分析的原理图如图 13 所示，其对应的

SPICE 文件如图 13 所示，直流分析的输入输出电压曲线如图 15 所示。

图 13 直流分析原理图

图 14 直流分析 SPICE 文件

图 15 输入输出电压曲线

从图 15 可以看出，转变电平 Vs 大约在 1.4V 左右，符合设计要求。

4.2 瞬态分析

从波形中得到 t 、t 、t 和 t ，然后进行相关计算。瞬时分析的原理图如图

PLH

16 所示，其 SPICE 文件如图 17 所示，仿真波形如图 18 所示：

PHL r f

图 16 瞬态分析原理图

图 17 瞬态分析 SPICE 文件

图 18 瞬态分析波形图

从波形图中得出：

t =3.5ns,t =2.8ns,t =2.8ns,t =2.1ns

r

f

pLH

PHL

4.3 功耗分析

对电压源 V 和 V 进行直流扫描分析：“.dc lin source vI1 0 5 0.1

I1

sweep lin source vI2 0 5 0.1 ”，输出“.print dc p( V )

I1

I2

p(V )”，从波形中得出 p( V ) 和 p(V ) ，总功耗：

I2

I1

max

I2 max

功耗分析的原理图如图 19 所示，其 SPICE 文件如图 20 所示，功耗分析的波

形如图 21 所示：

图 19 功耗分析原理图

图 20 功耗分析 SPICE 文件

图 21 功耗分析波形图

从图中可以看出

因此，

满足设计要求。 5.版图设计

本次设计采用层次化，全手工设计版图。所谓层次化设计版图就是先设计单元

版图，由简单的单元版图再组成较复杂的单元版图，一层层设计，直至完成芯

片的整体版图。

5.1 输入级设计

输入级电路的版图如图 22 所示，由于提拉管的宽长比只有 1，所以这里的多

晶硅宽度采用 6λ ，而其它的 MOS 管的多晶硅均采用 2λ 。

图 22 输入级

5.2 内部反相器设计

由于内部反相器的 NMOS 尺寸比较小，将 NMOS 的源级和漏极的有源区扩大，

保证能够符合设计规则，其版图如图 23 所示。

图 23 内部反相器

5.3 输入缓冲级设计

由于输入缓冲级 P 管的尺寸比较的大，所以 P 管采用两个 PMOS 并联的方式进

行设计，每个的宽长比都为 9，其版图如图 24 所示

图 24 输入缓冲级

5.4 内部逻辑门设计

内部逻辑门是三输入与非门，采用多条多晶硅进行设计，其版图如图 25 所示

图 25 内部逻辑门

5.5 输出缓冲级设计

由于输出缓冲级 P 管的尺寸比较大，采用梳状结构进行设计，每个 PMOS 的宽

长比为 10，其版图如图 26 所示。

图 26 输出缓冲级

5.6 输出级设计

从计算结果看出，输出级的尺寸是各个单元电路里最大的，必须采用梳状结

构进行设计，需要多个管进行并联来实现较大的宽长比，其版图如图 27 所

示。

图 27 输出级

5.7 连接总电路图

每一级版图都设计完成了，将各个级的版图进行整合，连接成最终的电路

图，按照图 2 所示的逻辑图进行连接，得到最终的总电路版图（见附录）。

得到电路版图后，算是大部分工作完成了，但是总电路图还需要加上焊盘，

这里引入了 PAD 模块焊盘，一方面作保护电路使用，另一方面，则用来连接

外部电路。

5.8 版图检查

5.8.1 版图设计规则检查（DRC）

这一个操作与每一个子模块的设计必须同步进行。做DRC检查时应该分成小块

（单元）检查。每一部分做成一个单元，每个单元进行DRC检查。在全部通过

后，将单元组合成电路，最终做一次全版图的DRC，以确保全版图正确。

总图的版图设计规则检查见图 28 所示。

图 28 总版图 DRC 检查

由 DRC 检查结果来看，总版图符合其设计规则。

5.8.2 电路网表匹配（LVS）检查

电路图提取的网表文件(.sp)与版图提取的网表文件(.spc)，进行元件和节点

的匹配检查。如果匹配，表明版图的连接及版图中各管子的生成是正确的。

因此，只要保证电路图是正确的，LVS 检查就可以验证版图的正确性。

为了保证总电路图的正确性，在每一级电路的设计过程中，我都进行了一次

LVS 检查，在连完总电路版图后，与总电路图进行 LVS 检查，看是否匹配，

检查结果如图 29 所示

图 29 LVS 检查

5.8.3 版图数据的提交

所设计的版图通过 DRC 和 LVS 的检查，及 ERC 检查(本次设计不做)，然后转

换成制造掩膜用的码流数据。转换成的码流数据如图 30 所示

图 30 版图数据

6. 总图的整理

到这里，原理图以及版图都设计完成了，对总的版图和原理图进行整理，见附

录 A,附录 B

7. 心得体会

这次课程设计的主要内容是集成电路芯片设计，历时两个星期，经过这两

个星期的辛劳，收获了两个星期的成果。

对于我来说，这个课程设计比起我以前所做的课程设计要专业得多，最初

看到指导书时，面对那么多的公式，我有点不知所措，不知道怎么去设计一个

74HC139 芯片，我感到有点压力。不过当我仔细地看着那份指导书时，我发现

那些公式也并不是很难懂，其实那些公式都是上课时老师说过的，也是最基本

的。于是我重获信心，开始进行我的 74HC139 芯片设计。

在第一个星期里，主要是进行芯片的尺寸计算，并进行电路仿真，经过第

一天的计算，我发现这个课程设计的计算其实也不是很难，就是把数据代到公

式里进行计算就行了。而在进行电路仿真时，刚开始，发现仿真结果有点不理

想，于是我对我的计算结果进行了修改，但是怎么修改也不行，突然我茅塞顿

开，我只是一味地改大尺寸，却没想过把宽长比改小，于是我把输入级德宽长

比改小了一倍，再进行仿真，最终仿真结果符合设计要求。完成了尺寸计算和

仿真后，在第二星期里，我开始了芯片的版图设计，刚开始时我完全不知怎么

着手画版图，于是我重新翻开了 Tanner 集成电路设计那本书，并从网上找了一

些版图的图片，我开始掌握了画版图的技巧，经过半天的努力，我把各个模块

的版图画好了，并全部通过了 LVS 检查和 DRC 检查。经过几天的努力终于把整

个芯片的版图画完，并最终通过了 LVS 检查。

我觉得这次集成电路课程设计是一个很好的锻炼机会，除了熟练地掌握了

Tanner 软件的使用，还巩固了我的知识，并且我掌握了画版图的方法，而且通

过查阅资料，还拓展了我的知识视野，加强了我查阅资料的能力。

总而言之，这次课程设计我获益匪浅。不仅加强了我各方面的能力，而且

在设计过程中遇到的困难，也让我在人生哲理上更加成熟了。我更加深刻地认

识到：在人生的道路上，路并不是一直平坦的，会有无数的荆棘、无数的高墙

挡在你的前面，但是只有坚持不懈，才能斩断挡在你面前的荆棘，退到你面前

的高墙，开辟一条新的道路，只有这样才能跨越自己的极限，走到像《桃花源

记》里面所说的世外桃源一样，最终你的梦想也将实现。

8. 参考文献

（1）上网收集相关资料；

（2）陈先朝，集成电路课程设计指导书，2009 年；

（3）廖裕评，陆瑞强编，Tanner Pro 集成电路设计与布局实践指导，北京科

学出版社，2007 年；

（4）朱正涌，半导体集成电路，清华大学出版社，2009 年；

（5）王志功等，集成电路设计，电子工业出版社，2008 年。

A

附录 电路原理总图（一半）

附录 B 总电路版图