图像采集系统的线性CCD驱动电路设计

合肥工业大学学报

(自然科学版)

JOURNALOFHEFEIUNIVERSITYOFTECHNOLOGY

Vol.32No.1　

Jan.2009　

图像采集系统的线性CCD驱动电路设计

曾　锋,　易茂祥

(合肥工业大学物理系,安徽合肥　230009)

摘　要:文章介绍基于高速线性CCD器件的图像采集系统的构成及其应用。通过对CCD图像传感器

TCD1209D驱动时序及数模转换芯片AD9224的转换时序的分析,结合图像采集系统硬件功能要求,设计用

于图像采集的高速线性CCD驱动电路,并采用单片复杂可编程逻辑器件(CPLD)进行了实现;测试表明驱动时序产生电路满足目标图像采集系统的应用需要。关键词:图像采集系统;驱动电路;时序

中图分类号:TN911173　　　文献标识码:A　　　文章编号:100325060(2009)0120120204

DesignofthedrivingcircuitoflinearCCDinanimageacquisitionsystem

ZENGFeng,　YIMao2xiang(Dept.ofAppliedPhysics,HefeiUniversityofTechnology,Hefei230009,China)Abstract:Inthispaper,animageacquisitionsystem,whichisbasedonthehigh2speedlinearCCD,isintroduced.ThedrivingtimingoftheCCDimagesensorTCD1209Dandtheconversiontimingoftheanalog2to2digitalconverterAD9224areanalyzed,andthecircuitthatcreatesthedrivingsignalstodrivethelinearhigh2speedCCDisdesigned.Thedrivingcircuitisimplementedbythesinglecomplexprogrammablelogicdevice(CPLD),whichmeetstheapplicationneedsoftheimageacquisitionsys2tem.

Keywords:imageacquisitionsystem;drivingcircuit;timing

0　引　　言

CCD作为一种高性能的光电图像传感器,目

性和灵活性都得到了较大地提升,而且可以缩短开发周期,降低成本。

前已广泛应用于各种图像采集系统中。然而,对CCD图像传感器进行图像信号采集时必须考虑

1　CCD图像采集系统

图1所示是图像采集系统的原理框图。物体的光线通过CCD前端的光学系统作用在CCD的感光区域上,CCD中各个像元对不同光强度产生不同的模拟电荷信号,在CPLD产生的驱动时序作用下,CCD将模拟电荷信号串行移位输出。输出的模拟电荷信号经过A/D转换电路的处理后,转化成相应的数字量存到存储器中,为以后的数据处理作准备[1]。CPLD是整个驱动信号产生的核心,它产生多路的驱动信号驱动CCD正常工作。CCD输出的模拟电荷后,对输出的信号进行整形放大,进行模数转换。

到CCD的驱动电路设计。CCD驱动信号多样、复杂,且需要多种电压的驱动,要使CCD正常工作就必须为其提供驱动时序,而且不同厂家、不同型号的CCD对驱动时序的要求不尽相同,因此设计出正确稳定的CCD硬件驱动电路是CCD正常工作的基础和关键。

本系统采用CPLD来设计CCD的驱动电路,主要完成信号的采集和A/D转换的任务。利用CPLD来设计CCD的驱动电路,与传统的驱动电

路相比,它的电路大大简化,系统的可靠性、稳定

　　收稿日期:2008203210作者简介:曾　锋(1984-),男,福建福州人,合肥工业大学硕士生;

易茂祥(19-),男,安徽广德人,合肥工业大学教授,硕士生导师.

　第1期曾　锋,等:图像采集系统的线性CCD驱动电路设计121

除了产生CCD驱动信号外,CPLD还要产生对ADC的时钟控制信号,并与CCD驱动信号相匹配,正确地对CCD输出的模拟信号进行转换,ADC转换的结果最终存放在FIFO中。在CPLD和CCD之间加上反相器ACT04[2],目的是为了增加CCD驱动信号的驱动能力。

移位寄存器的驱动双相脉冲信号。其中Φ2和Φ2b都是Φ2转移电极的驱动信号,只是Φ2b在模拟移位寄存器上所处的位置最靠近输出端,信号电荷将从Φ2b电极下的势阱通过输出栅转移到输出端。但是Φ2b和Φ2的时序是一样的,可以合为一路信号,所以CCD实际上只要5个驱动信号。转移脉冲SH的高电平期间,驱动脉冲Φ1必须为高电平,而且保证SH的下降沿落在Φ1的高电平上,这样才能保证光敏区的信号电荷并行地向模拟移位寄存器的Φ1电极转移。完成信号电荷的并行转移后,SH变为低电平,光敏区与模拟位移寄存器被隔离。在光敏区进行光积累的同时,模拟位移寄存器在驱动时钟Φ1和Φ2的作用下,将转移到模拟移位寄存器的Φ1电极里的信号电荷向输出方向移动,在输出端得到被光强调制的序列脉冲输出。

图2所示为CCD驱动信号的时序图。SH的周期称为行周期,行周期应大于、等于2088个转移脉冲Φ1的周期T1。只有行周期大于2088个T1,才能保证SH在转移第2行信号时第一行信号能全部转移出器件。

当SH由高变低时,OS输出端便开始进行输出。OS端首先输出32个哑元后才能输出2048个有效像敏单元信号。有效像敏单元信号输出后,再输出8个哑元信号。这样,1个行周期总共包含2088个单元[4]。

图1　图像采集系统的原理框图

2　CCD驱动信号和A/D控制信号分析

系统采用东芝公司的TCD1209D[3],它是一

款典型的两相单沟道型线阵CCD。TCD1209D由光敏区、转移栅、模移位寄存器及信号输出缓冲寄存器4个结构组成。该器件共2088个光敏像元,其中有效光敏像元共2048个。每个光敏单元的尺寸为14μm×14μm,像敏单元的总长度为281672mm。

TCD1209D采用双相时钟驱动,要正常驱动此CCD工作,除了要提供电源外,还需要提供6个驱动信号:SH转移脉冲信号、RS复位脉冲信

Φ1和Φ2(Φ2b)模拟号、CP缓冲控制脉冲信号、

图2　CCD驱动信号的时序图

　　对于驱动电路来说,还要对ADC进行控制,系统所用的数模转换芯片是AD9224[5]。AD9224是

一款12位、40MSPS的高性能模数转换器,它具有

高性能采样保持放大器和电压参考。因为AD9224采用闪烁式AD及多级差动流水线结构,所以它在

使用的时候受ADC时钟的控制,图3所示是其工

122

　　　合肥工业大学学报(自然科学版)第32卷　

作的采样时序图。输入时钟在t1时刻采样模拟信号S1,其结果Data1要等到t4时刻才输出。同理,t2时刻采样的模拟信号S2,在t5时刻输出结果Da2ta2。从输入到输出要经过3个时钟。

是这个脉冲宽度的整数倍,所以可以将CP或RS

的脉冲宽度作为一个基本的单元时间,设这个脉宽等于T。

根据时序图,Φ1的高电平脉冲宽度是2T,周期是4T。系统需要CCD的输出速率(即Φ1(或Φ2)的频率)要达到5M,而系统外接80M的时钟输入,所以在CPLD内设置一个2位的计数器

J1,对80M的外部时钟进行四分频,产生20M

所以驱动电路在对ADC的时钟端产生控制信号的时候,一定要考虑到ADC的采样时序的问题,从CCD开始输出有效像元开始,到最后一个有效像元,ADC的时钟要比最后一个有效像元输出至少多3个时钟,这样才能将CCD所有的模拟输出转换成数字信号。对于CCD的模拟电荷到ADC之间的经过运算放大器的处理时间,因为采用高速运放芯片AD8031,所以可以忽略不计。

的时钟CLK,CLK周期等于T。

图3　AD9224转换时序图

图4　电路设计示意图3　CCD驱动电路的设计以往对CCD的驱动方法有很多种,包括EPROM驱动、IC驱动及单片机驱动等。EPROM驱动和IC驱动偏重硬件来实现,设计和

再设置一个2位的计数器J2用于对RS、

Φ1及Φ2四个信号进行设置。第二个计数器CP、

的输入时钟是CLK,对于计数器J2从00到11

Φ1及Φ2的信号分别变化时,所对应的RS、CP、为0010、0010、1001、0101。

其他信号的设计,由于Φ1周期为4T,而CCD的像元有2088个,所以输出需8352T,加上考虑到转移栅的转移时间,所以设置一个长度为14位,输入时钟为CLK的计数器J3,总的计数范围从0到大于8352的一个适当的值,设这个值为M。不需要计满全部14位的值,因为全部计满需要很长的时间,虽然CCD的输出频率不受影响,但会导致扫描频率降低。

SH的高电平时间段可以取计数器J3值从Tsh1到Tsh2之间,这个时间段是介在上次输出

调试困难,灵活性差;单片机驱动虽然偏重软件,灵活性好,但是频率受,不会很高,资源比较浪费。而复杂可编程逻辑器件(CPLD)具有集成度高、可靠性好、工作速度高、可擦除及可编程等众多优点,所以利用CPLD进行电子电路设计,可以缩短开发周期,降低成本,并且能够提高系统灵活性。

本系统CPLD芯片选用Altera公司的MAX7000S系列的器件EPM70[6],此芯片有个逻辑宏单元和1250个可用逻辑门,可通过JTAG在线编程

[7]

。

CCD的驱动设计采用根据计数器的值来控

结束后,下次输出启动时间前。同时,设置启动

Φ1、Φ2(即计数器J2使能)时计数器J3的值为Tout1,结束值为Tout2,其中Tout2=Tout1+8352。

制输出信号的方法。设计一个计数器,计数值随着时钟脉冲递增。在计数器不同的数值,驱动各个信号产生不同的变化,直到计数器计满溢出,从零开始。这样,在计数器不断的递增循环中,就可以构成整个驱动时序。

图4是整个电路设计的示意图。根据CCD的采样时序图,其中CP和RS的高电平的脉冲宽度相近且最短,而且其他的驱动信号的脉冲宽度

由于CPLD连接有一个反相器,所以在电路中,对驱动引脚的赋值要跟分析的正好相反。对ADC的时钟信号AD-CLK,因为忽略了运放的延迟,所以AD-CLK可以与CCD的输出同步,但是考虑到CCD先输出哑元,所以AD-CLK不是与Φ1同时使能,而是根据输出有效元素时计

　第1期曾　锋,等:图像采集系统的线性CCD驱动电路设计123

数器J3的值来确定的。

如果有效元素输出时的计数器J3的值K1,有效元素最后一个输出时的值为K2,则AD-CLK从K1～(K2+12),其中12是因为ADC的工作时序造成的。根据以上的分析,用硬件描述语言将电路表达出来,最后经过编译生成电路下载到CPLD中[8]。

[参　考　文　献]

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4　结束语

经过实际系统测试表明,可编程逻辑器件产生

的CCD的驱动信号完全满足CCD驱动要求,而且在实际电路中可以大大的简化电路,工作稳定可靠,开发周期短,提高了开发灵活性,降低了成本。

即使由于设计错误或任务变更而需要修改设计时,仅须修改原设计文件,再对CPLD芯片重新编程;而无须修改电路布局,更不需要重新加工PCB。由于这些特点,CPLD极其适合于CCD驱动电路及信号处理控制电路的设计、维护及升级。

社,2003:78-106.

[5]　徐桂芝.超高速模数转换器AD9224及其应用[J].国外电

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(责任编辑　吕　杰)

(上接第119页)

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1|Ψ(t1+t2)〉=|f〉|0〉1|0〉2-21cos(g2t2)|g〉|1〉1|0〉2+21(14)sin(g2t2)|f〉|1〉1|1〉22若取t2=π/2g2,则有

|Ψ(t1+t2)〉=|f〉1(

|0〉1|0〉2+2(15)

|1〉1|1〉2)

　　这样,2个腔场与原子退藕合并处于最大纠

缠态。

3　结束语

本文概括介绍了量子传态的一个重要步骤———量子纠缠态制备,以及其在传统上和近年来的一些具有代表性实验方案。随着人们在理论和实践上不断地加以突破创新,相信会有愈来愈多的优秀的量子传态实验方案出现。

[参　考　文　献]

[1]　BennettCH,BrassardG,CrepeauC,etal.Teleportation

(责任编辑　吕　杰)