维普资讯 http://www.cqvip.com 第７卷第２期 ２００７年６月 兰州石化职业技术学院学报 Ｊｏｕｒｎａｌ ｏｆ Ｌａｎｚｈｏｕ Ｐｅｔｒｏｃｈｅｍｉｃａｌ Ｃｏｌｌｅｇｅ ｏｆ Ｔｅｃｈｎｏｌｏｇｙ Ｖｏ１．７ Ｎｏ．２ Ｊｕｎ．，２００７ 文章编号：１６７１—４０６７（２００７）０２—００２０—０３ 基于ＦＰＧＡ的ＡＳＫ、ＰＳＫ、ＦＳＫ信号的设计与实现 贾 达，马芙蓉，汪 霞 （兰州石化职业技术学院电子电气工程系，甘肃兰州７３００６０） 摘要：采用ＦＰＧＡ实现ＤＤＳ技术，并对正弦波数据存储器的设计方案进行了较详细的 论证。同时对ＡＳＫ、ＰＳＫ、ＦＳＫ调制信号的实现进行较详细的介绍。 关键词：ＦＰＧＡ；ＤＤＳ；ＡＳＫ；ＰＳＫ；ＦＳＫ 中图分类号：ＴＮ７９０２ 文献标识码：Ａ ＤＤＳ（直接数字合成器Ｄｉｒｅｃｔ Ｄｉｇｉｔａｌ Ｓｙｎｔｈｅｓｉｚ— ｅｒ）具有较高的频率分辨率，可以实现频率的快速切 换，并且在频率切换时能保持相位的连续，很容易实 现频率、相位、幅度的数字调制，只要在ＤＤＳ内部加 上相应控制，就可以方便地产生ＡＳＫ、ＰＳＫ、ＦＳＫ等 信号。 由于ＤＤＳ中几乎所有的部件都属于数字电路， ＦＷ 图１ ＤＤＳ原理框图 ｆｏｕｔ－ …………………㈩ 易于集成，功耗低、体积小、重量轻、可靠性高，且易 于控制，使用相当灵活，性价比极高 。因此，在现 代电子系统及设备中的频率源中，尤其是通讯设备 中应用十分广泛。 数字信号对载波振幅的调制称为振幅键控即ＡＳＫ （Ａｍｐｌｉｔｕｄｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ），对载波频率的调制称为频移 键控即ＶＳＫ（Ｆｒｅｑｕｅｎｃｙ Ｓｈｉｆｔ Ｋｅｙｉｎｇ），对载波相位的调 制称为相移键控即ＰＳＫ（Ｐｈａｓｅ Ｓｈｉｆｔ Ｋｅｙｉｎｇ）。 １，用ＦＰＧＡ实现ＤＤＳ ＤＤＳ原理框图如图１所示，加法器ＡＤＤ１９Ｂ和 寄存器ＲＥＧ１９Ｂ构成相位累加器 Ｊ，正弦波的数据 储在ＳＩＮＲＯＭ。图中ｆｅｌｋ为基准频率，Ｆｗ为频率 控制字，相位累加器的模的Ｍ：２ ＝５２４２８８。 Ｔ。 ｆ０ＵＴ为分别输出信号地周期和频率，取ｆｃＬＫ ５２４２８８００Ｈｚ＝５２．４２２８ＭＨｚ，当ＦＷ＝１时，对应的 输出频率的最小”单位”，即最低输出频率，也就是 频率步进量为１００Ｈｚ。 实际电路中，是取相位累加的输出地高位Ｑ ［１８．．１１］做ＳＩＮＲＯＭ的地址ａｄｄｒ［７．．０］，即ＳＩＮ— ＲＯＭ存有正弦波的２５６个点。频率控制字Ｆｗ越 大，ＳＩＮＲＯＭ的地址（即相位）增量就越大，输出的频 率ｌＯＵＴ就越高，当Ｆｗ≥１００００００００００Ｂ时，查表的 点数将会少于２５６个。根据采样定理，查表的点数 不得少于两个点，查表的点数越少，对滤波电路要求 就越高，如要保证查表的点数不少于４个点，即Ｍ／ ＝ＦＷ≥４，ＦＷ≤Ｍ／４＝５２４２８８／４＝１３１０７２＝２００００Ｈ． 在基准时钟Ｆ 的作用下，相位累加器对Ｆｗ 进行相位累加，相位累加的输出做ＳＩＮＲＯＭ的地址， 当相位累加器加满量时（即Ｑ≥Ｍ），就会产生一次 溢出，即完成了一个查表周期 Ｊ，这个周期也就是 ＤＤＳ信号的周期。 Ｔｏｕｔ－ Ｆｗ的宽度应为ｌ７位（Ｆｗ［１６．．０］）。当Ｆｗ＝ １３１０７２时，根据公式（１），输出最高频率ｌＯＵＴ＝ １３１０７２００Ｈｚ＝１３．１０７２ＭＨｚ。 这样就可把存储在波形存储器ＳＩＮＲＯＭ，经查 找表查出，完成相位到幅值的转换，波形存储器的输 出送到Ｄ／Ａ转换器，将数字量形式的波形幅值转换 成所要求合成频率的模拟量信号，再经低通滤波器 （图中未涉及这两部分）滤除不需要的高频分量，以 便输出频谱纯净的正弦波信号。 收稿日期：２ｏｏ７一Ｏ５—３１ 作者简介：贾达（１９５９一），男，河北深州人，副教授 维普资讯 http://www.cqvip.com 贾 达，马芙蓉，汪 霞．基于ＦＰＧＡ的ＡＳＫ、ＰＳＫ、ＦＳＫ信号的设计与实现 ・２ｌ・ ＷＨＥＮ ２５４＝＞Ｄ＜＝２５５：ＷＨＥＮ ２５５＝＞Ｄ＜＝ ２ 相位累加器 ２．１ １９位加法器ＡＤＤＩ９Ｂ ２５５； ＷＨＥＮ ＯＴＨＥＲＳ：＞ＮＵＬＬ： ＥＮＤ ｔ；ＡＳＥ； ＥＮＤ ＰＲＯＣＥＳＳ； Ａ接寄存器ＲＥＧＩ９Ｂ的输出（反馈信号），宽度 为ｌ９位。 ＰＲＯＣＥＳＳ（ｉｎｃｌｏｃｋ） Ｂ接频率控制字 ，宽度为ｌ７位，一般由单片 ＢＥＧＩＮ ＩＦ ｉｎｃｌｏｃｋ ＥＶＥＮＴ ＡＮＤ ｉｎｃｌｏｃｋ＝１ ＴＨＥＮ ＳＩＮ＜＝Ｄ； 机系统提供（本文未涉及）。 ｓ为加法器的输出，Ｓ＝Ａ＋Ｂ，宽度为ｌ９位，接 寄存器ＲＥＧＩ９Ｂ的输人。 ＡＤＤＩ９Ｂ电路的ＶＨＤＬ主要描述： Ｓ＜：Ａ＋Ｂ： ＡＤＤＩ９Ｂ电路的仿真波形如图２所示。 Ｎａｍｅ Ｉ ２ ｑｕｓ ４ ｑｕｓ ５（ ｓ匪 二）Ｃ Ｄ圃匣 图２ ＡＤＤＬ９Ｂ电路的仿真波形 ２．２ １９位寄存器ＲＥＧＩ９Ｂ Ｌｏａｄ为数据锁存信号，来自系统时钟ｆＣＬＫ，上 升沿有效。 Ｄｉｎ为寄存器的输人，宽度为ｌ９位。 ｄｏｕｔ为寄存器的输出，宽度为ｌ９位。 ＲＥＧ１９Ｂ电路的ＶＨＤＬ主要描述： ＩＦ Ｌ０ａｄＥＶＥＮＴ ＡＮＤ Ｌ０ａｄ＝１ ＴＨＥＮ ＤＯＵＴ＜＝ＤＩＮ； ＥＮＤ ＩＦ； ＲＥＧ１９Ｂ电路的仿真波形如图３所示。 Ｎａｍｅ ｌ ２＇３０ ０ｎ； ４００ ０ｎｓ ６００ ０ｎｓ ８叩０ｎｓ ０ｕｓ ｉ Ｌｏａｄ ＤＩＮ ０ Ｘ ５０００ Ｘ １∞００ Ｘ １５０００ Ｘ ２００００ Ｘ： ｉｌ ０ＯＵＴ ０ Ｘ ５０００ Ｘ １ｃ口００ Ｘ １５６９Ｏ Ｘ ２００００ 图３ ＲＥＧＬ９Ｂ电路的仿真波形 ２．３正弦波存储电路ＳＩＮＲＯＭ 它是５１２ Ｘ ８位的ＲＯＭ。 Ａｄｄｒ［７．．０］一地址线，即将正弦波的一个周期 分为２５６份，相位分辩率为３６０。／２５６＝１．４０６２５。。 ｉｎｃｌｏｃｋ一时钟信号，来自系统时钟ｆＣＬＫ，上升 沿有效。 ＳＩＮ［７．．０］一输出数据，即将正弦波振幅分为 ２５６份，振幅分辨率为１／２。。 ＳＩＮＲＯＭ电路的ＶＨＤＬ主要描述，方案一： ＳＩＧＮＡＬ Ｄ：ＩＮＴＥＧＥＲ ＲＡＮＣＥ ２５５ ＤＯＷＮＴＯ ０； ＢＥＧＩＮ ＰＲＯＣＥＳＳ（ａｄｄｒ） ＢＥＧＩＮ ＣＡＳＥ ａｄｄｒ ＩＳ ＷＨＥＮ ０＝＞Ｄ＜＝２５５：ＷＨＥＮ ｌ＝＞Ｄ＜＝２５５； ＥＮＤ ＩＦ； ＥＮＤ ＰＲＯＣＥＳＳ； ＳＩＮＲＯＭ电路的ＶＨＤＬ主要描述，方案二： ＰＲＯＣＥＳＳ（ａｄｄｒ，ｉｎｃｌｏｃｋ） ＢＥＧＩＮ ＩＦ ｉｎｃｌｏｃｋ ＥＶＥＮＴ ＡＮＤ ｉｎｃｌｏｃｋ＝１ ＴＨＥＮ ＣＡＳＥ ａｄｄｒ ＩＳ Ｗ１｛匮Ｎ ０＝＞ＳＩＮ＜＝２５５：ＷＨＥＮ ｌ＝＞ＳＩＮ＜ ＝２５５； ＷＨＥＮ ２５４＝＞ＳＩＮ＜＝２５５：ＷＨＥＮ ２５５＝＞ ＳＩＮ＜：２５５： ＷＨＥＮ ＯＴＨＥＲＳ＝＞ＮＵＬＬ： ＥＮＤ ＣＡＳＥ； ＥＮＤ ＩＦ； ＥＮＤ ＰＲＯＣＥＳＳ； 两个方案的比较，共同点：均引入了时钟信号 ｉｎｃｌｏｃｋ，目的是消除相位累加器的相位（地址）信号 稳定之前，使ＳＩＮＲＯＭ的输出产生不必要的”毛 刺”。不同点：方案一，ＣＡＳＥ语句，和ＩＦ语句是”并 列的”，电路的工作过程是先查表（ＣＡＳＥ语句），再 判断时钟（ＩＦ语句），这样，相位累加器的相位（地 址）信号稳定之前，造成反复的查表，增大了电路的 功耗，不利于提高电路的抗干扰能力；方案二：是将 ＣＡＳＥ语句嵌套在ＩＦ语句中，这样只有在ｉｎｃｌｏｃｋ上 升沿时，才有查表”动作”，减小了电路的功耗，有利 于提高电路的抗干扰能力，但方案二占用资源比方 案一稍多一些。 ＳＩＮＲＯＭ电路的仿真波形如图４所示。 Ｎａｍｎ ｆ １１１ ０ｕｓ ２Ｏ ０＿ＪＳ ３ｃ ０ｕｓ ｉｎｃｌｏｃｋ￣Ｕ Ｕ Ｕ Ｕ ＬＪ Ｕ Ｕ Ｕ Ｕ Ｕ Ｅｌ Ｕ Ｕ Ｕ ＩＪ Ｕ Ｕ Ｕ Ｕ ａｄｄｒ臣 叵 至］回匣 ｓ－ｎ眶 亘）（三＇） ⅪＤ （巫匦 图４ ＳＩＮＲＯＭ电路的仿真波形 ３ ＡＳＫ、ＰＳＫ、ＦＳＫ的实现 ３．１ ＡＳＫ和ＰＳＫ调制电路ＡＰ＿－ｓＫ ＡＳＫ和ＰＳＫ调制电路框图如图５所示。 Ｋ为ＡＳＫ、ＰＳＫ调制选择信号，Ｋ＝０时，ＡＰ—ＳＫ 维普资讯 http://www.cqvip.com ・２２・ 兰州石化职业技术学院学报 ２００６正 进行ＡＳＫ调制，Ｋ＝１时，ＡＰ—ＳＫ进行ＰＳＫ调制。 Ａ为ＡＳＫ的二进制基带信号，Ｐ为ＰＳＫ的二进 制基带信号，Ｓｏｕｔ调制电路的输出。 ＡＰＳＫ ——Ｓｉｎ ｆ来自 为ＦＳＫ二进制基带信号，Ｆｗ为ＦＳＫ调制电路的输 出，作为相位累加器的输人（即频率的控制字），Ｆｗ ＿ｏ是ＦＳＫ＝０时输出频率的控制字， 一１是相对 ＦＳＫ：０时输出频率的控制字的一个增量，即二进制 基带信号ＦＳＫ：０时，网＝Ｆｗ＿０，二进制基带信号 ＦＳＫ：１时，网＝Ｆｗ＿ｏ＋Ｆｗ一１。 Ｆ ＳＫ ＳｌＮＲｏ 的输出） Ｋ Ａ Ｐ Ｓｏｕｔ ＦＷ 图５ ＳＩＮＲＯＭ电路的仿真波形 ＡＳＫ和ＰＳＫ电路的功能表见表１。 表Ｉ ＡＳＫ和ＰＳＫ电路的功能表 Ｆ—图７ ＦＳＫ调制电路框图 ＳＫ电路的ＶＨＤＬ主要描述： ＥＬｓＥ ＜＝ＦＷ０＋ＦＷ １； ．ＩＦ ＦＫ＝０ＴＨＥＮ ＦＷ＜＝ＦＷ ０： ＥＮＤ ＩＦ： ＦＳＫ电路调制的仿真波形如图８所示。 ＡＰ ＳＫ电路的ＶＨＤＬ主要描述： ＩＦ Ｋ＝０ ＴＨＥＮ ＩＦ Ａ＝０ ＴＨＥＮ Ｓｏｕｔ＜＝“ｏｏｏｏ０ｏｏ０”： ＥＬＳＥ Ｓｏｕｔ＜＝ｓｉｎ： ＥＮＤ ＩＦ； ＥＬＳＩＦ Ｐ＝０ ＴＨＥＮ Ｓｏｕｔ＜＝ｓｉｎ： ＥＬＳＥ Ｓｏｕｔ＜＝ｎｏｔ ｓｉｎ： ＥＮＤ ＩＦ： 图８ ＦＳＫ电路调制的仿真波形 ４ 结束语 利用以上几个模块，通过图形编辑或ＶＨＤＬ的 例化语句，构成整个电路的顶层文件（由于篇幅所 限，不再详细描述），用ＥＰ１Ｋ３０ＴＣ１４４—３来实现。 参考文献： 其中ｎｏｔ ｓｉｎ。是对输入信号的求反，从而实现了反相。 ＡＳＫ和ＰＳＫ调制电路的仿真波形如图６所示。 Ｎａｍｅ ｌ ２０ｃＩＯｎｓ ４００ ０ ｓ ６ｏ。．Ｏｎｓ ＥＯ０ Ｏｎｓ １ Ｏｕｓ １ ｕｓ １ ４ｕｓ １ ６ｕ Ｋ Ｐ Ａ ｓｉｎ Ｓｏｕ１ Ｘ壁Ｘ！垫 Ｘ 坠Ｘ！垄 鉴Ｘ Ｘ壁 垄 ！ 壁抛垄Ｘ！矍 瓦 百 西 磊 丽 —— ——— ｎ 苏青，张红．基于ＦＰＧＡ／ＣＰＬＤ技术的数字频率计设 计［Ｊ］．兰州石化职业技术学院学报，２ｏｏ７（Ｉ）：１７一Ｉ８． Ｋ＝Ｏ，ＡＳＫ Ｋ＝Ｉ，ＰＳＫ ［２］ 段吉海，黄智伟．基于ＣＰＬＤ／ＦＰＧＡ的数字通信系统建 模与设计［Ｍ］．北京：电子工业出版社，２００４． 图６ ＡＳＫ和ＰＳＫ调制电路的仿真波形 ３．２ ＦＳＫ调制电路Ｆ＿ＳＫ Ｆ—［３］ 潘松，黄继业．曾毓．ＳＯＰＣ技术实用教程［Ｍ］．北 ＳＫ调制电路框图如图７所示。图７中，ＦＳＫ 京：清华大学出版社，２００５． Ｄｅｓｉｇｎ ａｎｄ Ｒｅａｌｉｚａｔｉｏｎ ｏｆ ＡＳＫ，ＰＳＫ，ＦＳＫ Ｓｉｇｎａｌｓ Ｂａｓｅｄ ｏｎ ＦＰＧＡ Ｔｅｃｈｎｏｌｏｇｙ ＪＩＡ Ｄａ，ＭＡ Ｆｕ—ｒｏｎｇ，ＷＡＮＧ Ｘｉａ （Ｄｅｐａｒｔｍｅｎｔ ｏｆ Ｅｌｅｃｔｒｏｎｉｃ ａｎｄ Ｅｌｅｃｔｉｒｃ Ｅｎｇｉｎｅｅｒｉｎｇ，Ｌａｎｚｈｏｕ Ｐｅｔｒｏｃｈｅｍｉｃａｌ Ｃｏｌｌｅｇｅ ｏｆ Ｔｅｃｈｎｏｌｏｇｙ，Ｌａｎｚｈｏｕ ７３００６０，Ｃｈｉｎａ） Ａｂｓｔｒａｃｔ：Ｔｈｉｓ ｓｙｓｔｅｍ ｂａｓｅｄ ｏｎ ＦＰＧＡ ｒｅａｌｉｚｅｓ ＤＤＳ ｔｅｃｈｎｏｌｏｇｙ，ａｎｄ ａ ｄｅｔａｉｌｅｄ ｄｉｓｃｕｓｓｉｏｎ ｏｎ ｔｈｅ ｄｅｓｉｇｎ ｍｅｔｈｏｄ ｏｆ Ｓｉｎｅ ｗａｖｅ ｄａｔａ ｓｔｏｒａｇｅ ｉｓ ｇｉｖｅｎ．Ｍｅａｎｗｈｉｌｅ，ａ ｄｅｔａｉｌｅｄ ｉｎｔｒｏｄｕｃｔｉｏｎ ｔｏ ｔｈｅ ｒｅａｌｉｚａｔｉｏｎ ｏｆ ＡＳＫ，ＰＳＫ，ＦＳＫ ｒｅｇｕｌａｔｉｏｎ ｓｉｇｎａｌｓ ｉｓ ａｌｓｏ ｇｉｖｅｎ． Ｋｅｙ ｗｏｒｄｓ：ＦＰＧＡ；ＤＤＳ；ＡＳＫ；ＰＳＫ；ＦＳＫ
